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VHDL培训教程 欢迎参加VHDL培训 浙江大学电子信息技术研究所 电子设计自动化(EDA)培训中心 编写:王勇 TEL:7951949或7951712 EMAIL:wangy@isee.zju.edu.cn VHDL培训教程 第一讲、VHDL简介及其结构 第二讲、VHDL 中的对象、操作符、数据类型 第三讲、VHDL 中的控制语句及模块 第四讲、状态机的设计 第一讲、VHDL简介及其结构 • 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2 、VHDL 的基本结构 3、VHDL 的设计初步 什么是VHDL • VHDL- VHSIC Hardware Decription Language 其中VHSIC- Very High Speed Integrated Circuit 电子设计自动化的关键技术之一是要求用形式化 方法来描述硬件系统。VHDL适应了这种要求。 VHDL和Verilog HDL • Verilog HDL： 另一种硬件描述语言，由Verilog 公司开 发，1995年成为IEEE标准。 优点：简单、易学易用 缺点：功能不如VHDL强大，仿真工具少 • VHDL ： 1987年成为IEEE标准 优点：功能强大、通用性强。 缺点：难学 VHDL 的发展历史 • 起源于八十年代，由美国国防部开发 • 两个标准: 1、1987年的IEEE 1076 （VHDL87 ） 2 、1993年进行了修正（VHDL93 ） VHDL在电子系统设计中的应用 • 电子系统的设计模块 VHDL在电子系统设计中的应用 • 电子系统设计的描述等级 1、行为级 2 、RTL级（Register transfer level ） 3、逻辑门级 4 、版图级 • 用VHDL可以描述以上四个等级 VHDL在电子系统设计中的应用 •系统设计的描述等级-制版级 VHDL在电子系统设计中的应用 •系统设计的描述等级-逻辑门级 VHDL在电子系统设计中的应用 •系统设计的描述等级-RTL级 VHDL在电子系统设计中的应用 •系统设计的描述等级-行为级 如何使用VHDL描述硬件实体 Entity(实体） Architecture 1 （构造体） Architecture N process(进程结构） subprograms(子程序） block(块结构） procedure （过程） function(函数） library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity count is port ( clock,reset: in STD_LOGIC; dataout: out STD_LOGIC_VECTOR (3 downto 0) ); end count; architecture behaviorl of count is signal databuffer: STD_LOGIC_VECTOR (3 downto 0); begin dataout=databuffer; process (clock,reset) begin if (reset=1) then databuffer=0000; elsif (clockevent and clock=1) then if databuffer=1000 then databuffer=0000; else data