基于vhdl数字钟(直接运行)设计说明书.docVIP

沈阳理工大学VHDL课程设计 摘要 随着基于CPLD的EDA技术的发展和应用领域的扩大和深入，EDA技术在电子信息、通信、自动控制、应用计算机等领域的重要性日益突出。作为一个学电子信息专业的学生，我们必须不断的了解更多的新产品信息，这就更加要求我们对EDA有个全面的认识。本程序设计的是基于VHDL的数字时钟。采用EDA作为开发工具，VHDL语言作为硬件描述语言，QUARTUSⅡ程序运行的平台，所开发的程序通过调试运行、波形仿真验证，初步实现了设计目标。本程序使用硬件描述语言VHDL，可以大大降低了硬件数字系统设计的入门级别，降低了开发的难度。 关键字：CPLD 电子钟 VHDL 目录 TOC \o 1-3 \h \u HYPERLINK \l _Toc16359 1 引言 PAGEREF _Toc16359 1 HYPERLINK \l _Toc11709 2 设计要求 PAGEREF _Toc11709 2 HYPERLINK \l _Toc14763 3系统设计方案 PAGEREF _Toc14763 2 HYPERLINK \l _Toc3843 3.1 系统分析 PAGEREF _Toc3843 2 HYPERLINK \l _Toc30534 3.2 系统总体原理图 PAGEREF _Toc30534 3 HYPERLINK \l _Toc19078 4 设计模块 PAGEREF _Toc19078 4 HYPERLINK \l _Toc7639 4.1 总体流程图 PAGEREF _Toc7639 4 HYPERLINK \l _Toc10532 4.2顶层文件设计 PAGEREF _Toc10532 5 HYPERLINK \l _Toc29232 4.3 24进制加法计数器设计 PAGEREF _Toc29232 10 HYPERLINK \l _Toc9764 4.4 60进制加法计数器设计 PAGEREF _Toc9764 11 HYPERLINK \l _Toc11572 4.5 译码显示模块设计 PAGEREF _Toc11572 13 HYPERLINK \l _Toc32428 4.6 重置时间模块设计 PAGEREF _Toc32428 14 HYPERLINK \l _Toc10235 5 仿真调试 PAGEREF _Toc10235 17 HYPERLINK \l _Toc7644 6心得体会 PAGEREF _Toc7644 18 HYPERLINK \l _Toc17920 7 参考文献 PAGEREF _Toc17920 19 PAGE \* MERGEFORMAT 1 PAGE \* MERGEFORMAT 1 1 引言 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的应用。数字钟从原理上说就是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。因此，我们此次设计与制作数字时钟就是为了了解数字钟的原理，从而学会制作数字钟。而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的应用及使用方法。且由于数字钟包括组合逻辑电路和时序电路。通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。 PAGE 40 PAGE 39 2 设计要求 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节秒、分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以数码管秒钟每变化一次是一秒钟。 3系统设计方案 3.1 系统分析 系统分析：在数字时钟中，要有计数模块来实现时间的增加，所以要用一个24进制的计数器来表示小时，用两个60进制的计数器分别表示分钟和秒钟。同时在置数时根据模式和set键可以分别产生小时、分钟和秒钟的计数使能。还要有显示模块来显示计数器中的数据（所要显示的时间）。 3.2 系统总体原理图 系统的整体设计原理图 4 设计模块 4.1 总体流程图 开始 开始 正常计时 正常计时