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基于FPGA的数字钟的设计与实现 PAGE 27 基于FPGA的数字钟的设计与实现 　 QuartusII 是Altera 公司的第四代可编程逻辑器件开发软件,它除承接原来MAX + PLUSII 软件的全部设计功能和器件对象外,还增加了许多新功能和新的FPGA 器件系列。Quartus II 软件提供了一种与结构无关的全集成化环境,将设计、综合、布局和布线、系统的验证都整合到一个无缝的环境中,使设计者能方便地对Altera 公司的PLD 系列产品进行设计输入、快速处理和器件编程。本设计就是在quartud II 7.2，使用VHDL的方法实现基于FPGA的数字钟的设计与实现。 一．该数字钟电子钟的功能要求 数字钟首先具有计时、校时校分、整点报时、12小时/24小时切换功能。它由分频器、校时电路、计数器(2 个60 进制、1 个24 进制计数器)、BCD 译码器、整点报时电路组成。外部555定时器产生1 KHz 的脉冲信号,经分频器分频在其输出端可得到一个1Hz 的脉冲信号。。1Hz 秒脉冲输入秒计数器,经计数、译码输出到显示器,显示时、分、秒。计数值到23 : 59 : 59 时返回00 : 00 :00 。整点报时电路的控制功能是,当分计数器为59 ,秒计数器为50 、52 、54 、56 、58 时,QL = 1 ;为00时Q H = 1 。再经逻辑门电路控制两路不同频率的信号送到蜂冥器,每到一临近整点使其发出五高一低的报时声音。校时校分功能也是使用1HZ的时钟信号，当实现校时校分功能时，计时的分众和时钟以1HZ的频率递增，直到所要设定的时间，将拨动开关拨回，就实现了校时校分功能。而其中的12小时/24小时切换是采用一个按键开关来控制，这个模块输入输出分别接计时的时钟输出和BCD译码器的输入，具体实现是以下的sst模块功能。 第二该数字钟具有秒表功能，它由分频器、抖动消除电路、计数器(1个100，2 个60 进制、1 个24 进制计数器)、BCD 译码器组成，外部555定时器产生1 KHz 的脉冲信号,经分频器分频在其输出端可得到一个100Hz 的脉冲信号。100Hz的 秒脉冲输入秒计数器,经计数、译码输出到显示器,显示从00 : 00 :00：00开始计时的时、分、秒、0.01秒，该电路实现有两个按键开关用于秒表计时的走停控制还有秒表的清零。 第三该数字钟具有倒计时功能，可设定倒计时的初始值。它由外部输入一个1HZ的时钟信号，设定初始值之后，将倒计时波动开关启动，使倒计时工作，之后倒计时就已1HZ的频率递减直至到0，然后此时接在输出的蜂鸣器就会以1HZ的频率响22秒钟的时间。 最后该时钟还有一个实现闹钟的功能，该功能模块使用计时功能的分钟和时钟的输出作为输入，当计时到达所设定的时间时，闹钟输出的蜂鸣器就以1HZ的频率响1分钟的时间。 实现上面的全部功能模块后，将四个功能模块和在一起，其中使用的时钟共享，输入要显示的BCD译码器的输出通过自建的功能ch3模块实现各个功能的输出，也就是实现各部分功能之间的转化。所以各个功能模块的数码管的输出时共用的，现在将更模块及整体实现的原理如下： 二．各个功能模块实现的原理、模块代码及原理图 1. 计时、校时校分、整点报时、12小时/24小时切换； 模块mian。该模块为60进制计数器，计时输出为秒的数值。在计时到59时送出信号co，所以模块mina在此模块变为00时加1。代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mian is port(clk,clr:in std_logic; sec1,sec0:out std_logic_vector(3 downto 0); co:out std_logic); end mian; architecture mian_arc of mian is begin process(clk ,clr) variable cnt1,cnt0:std_logic_vector(3 downto 0); begin if clr=1then cnt1:=0000; cnt0:=0000; elsif clkevent and clk=1 then if cnt1=0101 and cnt0=1000 then co=1; cnt0:=1001; el