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内存产品设计流程 必须采用高速数字电路设计原理 影响高速信号的几个原因： 高速电路设计需要解决: 信号完整性问题. 包括时延,反射,串绕,振铃等 电源完整性问题. EMC/EMI问题. JEDEC提供的规范 DIMM信号类别.(数据,地址信号,命令信号,1/2bank?) 符合对应Row Card的器件封装,尺寸,频率等参数,如DRAM,PLL,REG,AMB等. 原理图(信号连接关系) DIMM外观尺寸. 各种信号的拓扑结构,线长容限,以及端接的阻容器件. 规定阻抗控制(60 Ohm+/-10%)参考叠层. VDDSPD,Vref,VDDQ等电源线以及电源/地层的去藕电容参考容值. 高速电路设计流程 内存设计涉及的器件及作用 DRAM芯片: 数据存储单元.是内存条上的最重要的器件，决定DIMM的容量及带宽。主要芯片厂家有 等. EEPROM芯片: 存储内存的主要性能参数，包括工作频率，内存容量等，开机时，自检程序根据SPD中的参数设置BIOS中内存相关参数. 阻容器件: 电阻及排阻主要用于消除信号反射, 对传输线做源端或终端匹配.电容主要用于旁路,滤波,去藕以及匹配等作用. 对于服务器内存,还会用到控制时钟同步的PLL芯片及数据寄存作用的Register芯片.以及用于Fully Buffered DIMM上的AMB(Advanced Memory Buffer)芯片. 1.原理图设计 2.PCB板图设计 Cadence中对叠层阻抗控制的设计工具： JEDEC提供的几种PCB叠层结构 布线约束： 设定线长规则 电容： 4.端接电阻的设置 加入仿真流程后的PCB设计 信号完整性（Signal Integrity）仿真： Cadence仿真软件可把连续的几段由无源元件(如电阻,电容或电感)连接的net 识别为一段特殊的Xnet。 通过Xnet可以仿真一段连接驱动源和接收端的信号波形，以判别信号在传输过程种是否产生失真。 模型加载 提取拓扑结构进行仿真 通过设计后仿真： 可以提前预知信号的质量好坏。 可以仿真不同阻容器件对信号的影响。 及时反馈设计端的错误。 根据结果，调整走线方式，优化设计。 对比实测波形，积累测试经验。 * 定义：数字电路的工作频率在达到45MHZ~50MHZ时，并且此工作频率的电路分量占整个电子系统一定的份量，我们称这样的电路为高速电路 如我们的各种内存产品中的时钟频率和数据频率都达到了如下的级别： （1）产生传输线效应，包括特征电阻等电气特性，信号以电磁场的形式在信号层面和参考层面之间传播。 （2）寄生了电容和电感效应，并孳生了其他如电磁干扰(EMI)等不良影响. （3） 过近的传输线间容易产生容性串绕，电流通过一根信号线耦合到另一根信号线上，影响信号的正常工作。 （4）传输线中的特征电阻，电容，电感等效应会增加信号的传输时延和减缓信号的上升延。传输线的线长线宽都对信号传输产生影响。 （5）信号回流必须通过参考平面进行回流，否则电磁干扰将使线路无法正常工作。 此外，传输线效应还包括反射信号，过冲和下冲等其他影响，不可能用传统低频的线路设计方法来进行设计，否则设计的PCB将无法工作。高速电路设计技术已经成为解决高频状态下控制信号完整性的唯一途径。 在高频状态下:传输线可以表征为上图所示的电阻,电容,电感和电导链. spec solution Design entry PCB layout Signal test Y N OK complete Traditional design flow spec solution Design entry PCB layout Signal test Y N OK complete OK N Pre-sim Post-sim High-speed design flow 业界较先进的PCB设计软件——Cadence 包括原理图、PCB版图，信号完整性及电源仿真等多种工具的专业PCB设计软件。原理图使用Concept HDL，板图级的设计使用Allegro SPEC原理图要求: 1. 确定器件封装 2. 确定器件间连接关系 叠层结构对阻抗的控制 带状传输线：信号线夹于两层参考平面之间。这样的结构有利于减少外接的电磁干扰，可以得到较好的的信号 。对于比较重要的时钟信号，多层布线中可以优先考虑使用内层布线 微带传输线：信号的表层布线，仅有一层参考层，外界对线路信号的传输影响比带状线要差，但这样的设计使得布线相对简单且接触信号线更为容易。 S S H W W W FR4 Ground Plane 布线阻抗要求： JEDEC对信号线阻抗有明确的要求(DDRII 为例）：