清华大学数字逻辑电路课件 四时序5电路设计：状态化简.docxVIP

MACROBUTTON MTEditEquationSection2 SEQ MTEqn \r \h \* MERGEFORMAT SEQ MTSec \r 1 \h \* MERGEFORMAT SEQ MTChap \r 1 \h \* MERGEFORMAT 第四章 时序电路 Sequential Circuits 4．3．4 同步时序电路设计 … （2）状态化简（Reduction of State） (书263－273) 同一时序逻辑，不同状态设立方案所得原始状态图中状态数之所以不同是因为状态数目较多的设计结果中存在着多余状态。 如消除多余态，则可得相同的设计结果。 无法确保通过合适的状态设立方法直接得到最少状态数的原始状态图，但有某些规范方法将原始状态图中的多余状态消除，此过程之为状态化简。 随着集成电路密度的提高和可编程器件的发展，以及出于设计中的特殊考虑，不一定将电路状态化至最简，但电路尽量简化的原则还是应该遵循的。 状态化简工作可由计算机完成。 所谓多余状态就是状态图中存在着可被另一状态所代替的状态。 可以相互代替的状态称之为状态等价。 如能找出原始状态图中所有相互等价态，则可只留不相互等价态，得到最简状态图。 状态等价 如果将同一时序电路的两个状态Si和Sj分别作为起始态，不论何种输入序列，电路均产生相同的输出序列，我们称Si和Sj是等价状态或等价对，记作Si～Sj。 等价具有传递性。即如有Si～Sj，Sj～SK，则有Si～SK。 等价类：多个相互等价状态之集合。如上述SiSjSk构成一等价类。 最大等价类：在同一时序电路中，包含所有状态的等价类的集合。不与其它任何状态等价的单个状态也须看成一个等价类。 等价的时序电路：满足等价条件的两个状态分别在两个时序电路M1和M2中，两个状态也为等价态。两个时序电路M1M2，它们各自的每个状态都能在对方电路中至少找到一个等价态，则称M 等价态可以互相替代或合并：因从输入和输出的角度看，等价态的表现相同，无法区分。 状态化简：找出时序电路原始状态图中的最大等价类，并从每个等价类选一状态作为代表留用，消除其余态，得到最小化的状态图和表。 完全确定的时序电路：在原始状态图、表中，对于各种输入，每个状态都有唯一确定的次态和输出。包含有不确定次态、输出时序电路为不完全确定时序电路。 完全确定的时序电路状态：化简 方法1：蕴含图法。 方法2：分隔法。(补充) 蕴含图法化简： 原理与步骤： 1．原始状态集中寻找所有的状态等价对； 2．组合出最大等价类； 3．状态合并，构成最简状态集； 4．由最简状态集导出最小化状态图和表。 关键步骤： 1.列出原始状态集中所有可能状态对； 2.对所有状态对等价判定。 组对易，判定难，利用推论。 根据等价定义，等价的先决（必要）条件是在所有可能输入情况下状态对输出必须相同，不相同肯定不等价；相同则可能等价，真等价否？取决于转入次态等价对后，所有可能输入作用下输出的情况。 由此可得状态对等价判定推论： 推论1：在所有可能的相同输入条件下，状态对输出只要有不同，两态一定不等价； 推论2：在所有可能的相同输入条件下，状态对输出均相同，且对应次态对等价，则两态等价；对应次态不等价，此两态也不等价。 如状态对SiSj现对所有可能相同输入情况其输出均相同，则需考虑次态对情况才能对状态对此SiSj进行等价判定。 对应次态对可能出现下两种情况： 原态（仍为SiSj）；交错原态（即为SjSi）；同态（即同为Sk） 2．隐含态。（即对于所有可能相同输入，新的次态对SmSn的输出相同，则称为状态隐含。如次态对的次态对最终为原态对，则称状态互为隐含。） 不难验证，当次态对属这两种情况时，对所有相同的输入序列状态对都产生相同输出序列，因此，欲判状态对等价，由此得推论3： 推论3：在所有可能的相同输入条件下，状态对的输出相同，且对应次态对为原态、交错原态、同态和互为隐含时，状态对等价。 根据推论1、2、3，可对状态对进行直观地等价判定。 如状态对的等价判定出现需对次态的次态继续进行等价判定，称追踪判定，经追踪判定最终终可根据三推判定等价否。 对于比较简单的原始状态图表可用观察法化简。 例：观察法简化三位一判101检测器。 观察可得，状态S3、S4和S6在所有同样输入情况下，输出相同，且次态相同，因此相互等价，可合并为一个状态，用状态S3代表。得最小化的状态图。 三位一判 三位一判101 检测器 简化状态图 三位一判101检测器 原始状态图 三位一判101检测器 原始状态图 例：观察法化简不重码101检测器原始状态图。 S0和S3输出同态，相互等价，合并为一状态S0，得简化状态图。 不重码 不重码101检测器 不简化状态图