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一种全数字半速率鉴相器的设计 　　摘 要： 鉴相器是高速时钟数据恢复环路的关键电路，其性能的优劣直接影响了整个系统的工作。通过系统分析，提出了一种全数字半速率鉴相器设计方案，按照全定制设计流程采用SMIC 0.18 μm CMOS混合信号工艺完成了电路的设计、仿真。结果表明该电路在2.5 Gb/s收发器电路中可以稳定可靠地工作。 　　关键词： CMOS电路； 鉴相器； 半速率结构； 混合信号 　　中图分类号： TN47?34 文献标识码： A 文章编号： 1004?373X（2014）09?0145?03 　　0 引 言 　　随着集成电路性能的不断提高和网络技术的日益发展，数据处理量和交换量越来越大，人们要求数据传输的速率越来越快，对通信带宽的要求也越来越高[1]。时钟数据恢复电路（Clock Data Recovery，CDR）在高速串行数据通信系统中具有不可或缺的作用，研究设计CDR电路对于通信系统的稳定可靠工作具有重要作用[2?3]；鉴相技术在调制和解调、频率合成、时钟数据恢复电路等很多领域应用极其广泛，传统的鉴相技术存在相位模糊、抗噪声不理想以及锁定时间长等问题[4?6]。 　　本文根据2.5 Gb/s高速时钟数据恢复电路的工作实际，通过对鉴相器的系统分析，设计了一种全数字、半速率，可以消除不定态的鉴相器设计方案，并采用全定制的数字设计，采用SMIC 0.18