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燕 山 大 学 课 程 设 计 说 明 书 共 页 第 页 题目： 电梯控制 第一章 设计说明 一，设计思路 本设计为电梯控制，具有楼层显示功能和箭头显示功能。用一个数码管显示楼层，楼层显示1-7，电梯自动从1层上升到7层，再从7层下降到1层。在点阵电路上显示上下箭头，电梯上升时显示向上箭头，电梯下降时显示下降箭头。 本设计用clk和clk1作为输入量，输入两种频率不同的时钟信号。line，row，t，q作为输出量；i，flag，c作为中间变量。i指示楼层，flag作为标志量，clk输入时钟信号，每个上升沿到来时，i值变化1，当flag为0时，i执行加1，当flag为1时，i执行减1；当i为3’b111时，置flag为1，当i变回3’b001时，置flag为0。同时，clk1输入比clk频率更高的时钟信号，控制8*8点阵显示模块的逐行扫描频率；每当clk1上升沿到来时，扫描一行。row代表行，line代表列，以中间变量c的case语句分别控制上升箭头和下降箭头的图形，当flag为0时执行上升箭头显示段，当flag为1时执行下降箭头显示段。用一个动态数码管显示楼层，中间变量q用于数码管位选，此设计中赋值q= 上升箭头，下降箭头点阵样式如下图所示： 二，模块介绍 本设计程序为单模块Verilog HDL程序，模块定义如下： module lift(clk,clk1,line,row,t,q); input clk,clk1; output line,row,T,q; reg[2:0] i; reg[7:0] line; reg[7:0] row; reg[6:0] t; reg[2:0] q; integer flag; integer c; 模块功能由三个并行的always块语句实现，第一句为always @(posedge clk)，用来执行i由3’b001到3b111再回到3b001的循环。第二句为always @(posedge clk1)，用来执行上升箭头和下降箭头的交替显示。第三句为always @(i) 三，真值表 ● ● ● ● ● 第二章 Verilog HDL设计源程序 设计程序如下： module lift(clk,clk1,line,row,t,q);//模块声明 input clk,clk1; output line,row,t,q; reg[2:0] i; reg[7:0] line; reg[7:0] row; reg[6:0] t; reg[2:0] q; integer flag; integer c; always @(posedge clk) begin //i循环变化 if(flag==0) begin i=i+1; if(i==3b111) flag=1; end else if(flag==1) begin i=i-1; if(i==3b001) flag=0; end end always @(posedge clk1) if(flag==1) //上升箭头点阵显示 begin if (c7) begin c=0; end else begin case(c) 0: begin line=8b;row=8b;end 1: begin line=8b;row=8b;end 2: begin line=8b;row=8b;end 3: begin line=8b;row=8b;end 4: begin line=8b;row=8b;end 5: begin line=8b;row=8b;end 6: begin line=8b;row=8b;end 7: begin line=8b;row=8b;end endcase c=c+1; end end else if(flag==0