第4讲：Verilog HDL中的组合逻辑设计方法.pdfVIP

The successs road 红色飓风FPGA普及行动 红色飓风FPGA普及行动 第四讲：Verilog HDL语言组合逻辑设计方法以及 第四讲：Verilog HDL语言组合逻辑设计方法以及 QuartusII软件的一些高级技巧 QuartusII软件的一些高级技巧 远见品质 联系方式 主讲：姚老师 Email: yaoyuan@ 相关网站: http://www.fpgaD / 远见品质 可综合风格的Verilog建模类型 可综合建模类型只有两种: 1) 组合逻辑: 任何时候，如果输出信号直接由当前的 输入信号的组合决定，则此逻辑为组合 逻辑。 2) 时序逻辑： 如果逻辑中具有记忆功能，则此逻辑为 时序逻辑。在任何给定的时刻，如果输 出不能完全由输入信号确定，则此逻辑 具有记忆功能。 远见品质 两个最常用的语句 If语句 Case语句 远见品质 条件语句－If module compif(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) if(ab) e=d; else if (a~b) e=~c; else if (~ ab) e=1’b0; else if (~a~b) e=1’b1; endmodule 远见品质 不完整条件语句 module incpif(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) if (ab) e=d; else if(a~b) e=~c; endmodule 在上面所述的例子中，当a 为0 时，没有值赋给e。因此，e 将保存原来的值，直到a 变为 1。此行为与锁存器的特性 相同 远见品质 带有缺省项的完整条件语句 module compif(a, b, c, d, e); input a