verilog语言的FPGA变速花样流水灯设计3.docVIP

基于XILINX--XSE500E型FPGA 的变速流水灯以及花样流水灯的verilog语言设计 摘要 临近大四毕业，诸多工科院校电子电科通信等专业会选择用FPGA项目作为课程设计的课题，笔者同样经历了这个过程，收获颇多，在此将设计成果在此分享，以帮助大家更好掌握FPGA设计。 FPGA种类繁多，时效性非常好，设计过程中十分注重实时性，在时间点控制上非常优秀。此次设计采用XILINX的XSE500E型芯片的开发板，芯片采用FG320型接口，速度级别-4。板载时钟50MHz，如需其他时钟周期，可采用IP核中的clocking，其中的 DCM可以实现变频，引入DCM，输入频率50MHz，输出频率填入需要的频率即可，之后进行实例化。此外，可以借助计数器进行延时减速，此次设计采用了计数器延时方法。 本次列举了四种流水灯相关设计：普通流水灯（向左和向右滚动），自动反复式流水灯（到最右端自动向左滚动，到左端自动向右滚动），花样流水灯，变速流水灯。 谢谢大家的支持！ 正文 一，普通流水灯 1，建模思想 普通流水灯，可以向右滚动，到最右端返回最左端，也可以向左滚动，到最左端返回最右端。 普通流水灯模块涉及的端口有：clk，它是时钟输入，一般就是板载时钟，这里是50MHz，具体参照开