Verilog语法介绍3.pptxVIP

Verilog HDL; Verilog语法中采用模块化结构，数据类型和变量、基本的运算符号等基本的语法，这些内容看起来比较简单，有许多语法对象和C语言也很类似，但是，有许多地方则是完全不同的，所以在学习Verilog语言时要特别注意不同点，并且学习Verilog语言要与硬件结构、模块联系起来，通过理解物理意义，牢牢掌握Verilog的语法。;1. Verilog 模块结构 1 模块的定义 2 模块内容 3 变量定义 4 逻辑功能定义 2. Verilog 基本语法 1 标识符，运算符和关键字 2 常用数据类型 3 常用行为语句 4 时延 3. Verilog行为逻辑描述方式;1. Verilog 模块结构;Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分是描述接口，另一部分是描述逻辑功能，即定义输入是如何影响输出的。;6;Reg Wire 应用举例;8;9;10;2. Verilog 基本语法;一、关键字;2.1标识符，运算符和关键字;三、运算符;15;16;17;18;19;20;21;22;23;2.3 常用行为语句;25;26;非阻塞赋值与阻塞赋值方式的主要区别;28;2.3 常用行为语句;30;(3) 在if和else后面可以包含一个内嵌的操作语句，也可以有多个操作语句，此时可用begin和end这两个关健词将几个语句包含起来成为