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基于伪静态存储器设计 　　 伪静态 （Pseudo-static） 存储器的设计是用于直接替代静态随机存储器 （SRAM） ，即使内部存储器的操作并非静态。商业化的两种伪静态存储器分别是伪静态随机存储器 （PSRAM） 及铁电随机存储器 （F-RAM）。PSRAM针对慢速SRAM应用；当纯粹计算每个位的成本时具有竞争优势。F-RAM针对电池后备SRAM （即BBSRAM） 应用，在系统成本及产品供应方面具有竞争力。F-RAM还有一个目标用途是用于非易失性数据获得，在这种应用中可以提供卓越的性能。本文将解释这两种伪静态存储器如何实现其功能及有助于简化系统设计人员的工作。 　　 地址变换检测 （ATD） 是异步静态存储器的一个独特功能。此系列存储器芯片允许地址引脚在任何时间内以任何速率不断地变换，保证存储器在地址引脚稳定的tAA （地址存取时间） 内输出正确的数据 （见图1）。 　　 　　这种时序灵活性使微控制器和微处理器设计者能轻易地控制存储器接口信号的相关时序。带直接存储器接口 （如非多路复用地址/数据） 的典型微控制器的片选输出及地址都是由同一时钟脉冲边沿驱动 （见图2）。虽然从CLK至 /CS （tCS） 及CLK至A （tADR） 的时间通常都作了规定，但对 /CS与A之间的相对时间通常不会在产品设计手册中提到，更遑论得到保证。对SRAM来说，这并不紧要。但唯一的要求是地址存取时间必须足够快。微控制器允许的时间是两个时钟脉冲周期 （T） 减去地址或片选信号传输延迟 （tADR与tCS的最大值） 及微控制器数据的建立时间 （tSU）。在大多数情况下，tADR与tCS的数值相同，因此，以哪种方式计算结果都一样。 　　 为了控制引脚的数量，现代的微控制器上的每个引脚端口，几乎都不止一种用途。这种多功能性的一个副作用是，每个引脚都有不同的内部延迟。除非对每项延迟都进行特别控制，否则很可能至少有一个地址引脚信号比片选信号稍慢。外部因素也会使情况变得复杂。通用的系统设计技术涉及存储器与/或外围设备间共享地址总线的问题，但片选信号通常又不在外部设备之间共享。结果，即使保证地址信号输出在微控制器发出的片选信号之前，这种时序关系亦可能在存储器的引脚处丢失。对异步静态随机存储器来说，地址信号偏移失真无非就是所需的存取时间缩短，但这不会影响功能。而对伪静态存储器来说，片选信号与最慢的地址信号之间的相对时间却是个关键参数，下面将会加以说明。 　　 伪静态随机存储器的内部运行情况和动态随机存储器 （DRAM）一样，即，在内部存储器必须不断地刷新，以保持存储状态。此外，读取伪静态随机存储器单元的过程使单元内的信号衰减，需要一段时间来读出数据状态，并将信号恢复至其完整水平。见简化的图3，DRAM单元通过捕获单元电容器 （CCELL） 存储节点 （SN） 上的电荷来存储数据。 　　 当单元存取时，晶体管可作为开关以进行控制。许多单元共用awn过程使单元内的信号递持存储器共用共用同一位线，每个晶体管的漏极寄生电容加上寄生的导线电容构成图3中标为CBL的净电容。存储在单元中的电荷通过存取晶体管与单元电容而随时间缓慢地漏失。在信号下降到可感知水平之前，必须刷新存储节点上的电压。此刷新时间在图中以tREF标明。当读取或刷新单元时，字线 （WL） 上升，保留在存储节点上的电荷在CCELL与CBL之间分配。然后，读出位线上的电压，以确定单元是一个“1”或“0”数据状态，而有关数据状态的满电压被恢复到存储节点上。 　　 在电荷分配之后及恢复之前，存储节点上保留的电压可能下降到可感知水平之下。若在此临界点时间期间存取失败，随后存取至相同的位则可能会被错误地读出。因此，读取动态随机存储器的行为被认为具有破坏性。一旦动态随机存储器单元的存取开始，就必须进行至完成。动态随机存储器不能以静态随机存储器同样的方式来处理如图1所示的持续改变地址的情况。然而，动态随机存储器能够用于处理大多数微控制器系统中常见的有限时间不精确性。铁电存储器具有固有非易失性，不需要持续刷新，但是，铁电存储器与动态随机存储器一样具有破坏性的读取，而且，同样的技术可能应用于创建易于使用的伪静态铁电存储器。 　　 图4所示为微控制器通常利用静态随机存储器ATD功能的另一种方式。多个微控制器复用一组地址与数据线，以减少完成外部存储器接口所需的引脚数目。在微控制器与存储器之间，必须插入一个外部锁存器，M提供锁存器启动信号 （ALE），以控制此外部锁存器。当ALE下降时，在整个存储器存取期间，锁存器输入处的数据将在存储器输入处 （A/D[n:0]） 得到锁存与保持。一旦地址被锁存，微控制器就与A/D总线脱开，并且，在图4所示的读取情况下，会驱动 /RD信号降低。并非图4中所有地址都被锁存，而且