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基于FPGA全参数化CRC推导及实现 　　摘 要： 提出一种新型的全参数化CRC算法。详细地介绍全参数化CRC的算法原理，并给出算法公式的推理过程及结果，通过Verilog语言设计实现，给出了基于FPGA平台的仿真波形图，并成功应用于工程项目当中，最后详细分析了全参数化CRC算法在实现过程中的优势。这里提出的全参数化CRC算法，可以通过参数化配置，实现CRC?4、CRC?8、CRC?12等任何CRC?X的运算，亦可以实现任何数据位宽（数据位宽小于等于CRC校验码位宽）、任意生成多项式的CRC运算。 　　关键词： 全参数化； CRC算法； Verilog； FPGA； 以太网 　　中图分类号： TN919?34 文献标识码： A 文章编号： 1004?373X（2015）08?0154?05 　　0 引 言 　　在现行的数字通信系统中要进行稳定可靠并且快速的通信，同时又要保证数据在传输过程的准确性，这就需要对通信过程添加差错控制机制[1]。 　　循环冗余校验码（Cyclic Redundancy Check，CRC）是数据通信领域中比较常应用到的一种差错校验码，它的明显特征就是整个数据包文的信息位和校验码位的位宽可以任意改变。但是现行的CRC校验技术都是针对某一特定领域，或者指定生成多项式，校验码位宽等，具有很大的约束性。如果进行不同CRC校验时就需要重新设计模块，浪费时间精力的同时，多个校验模块又浪费了宝贵的FPGA逻辑资源，同时传统串行CRC算法效率低，很难满足视频信号实时处理的要求[2]。本文即以这个问题为突破口，设计出一个可以在各个领域通用的CRC校验机制。本设计在传统CRC的FPGA串行编码[3]的基础上，通过分析、整理、归纳最终得到适用于不同领域，不同校验码位宽，不同数据位宽，不同生成多项式的CRC运算通用算法，该通用CRC校验算法大大地减少了资源的利用率，仅仅用到极少数目的寄存器，同时又没有借助任何ROM去存储数据，结论证实全参数化的CRC校验算法能够跑到较高的时钟频率。设计通过Verilog进行硬件描述[4]，在基于FPGA平台实现了指定CRC校验功能，并成功应用于工程项目当中。 　　1 全参数化CRC算法原理 　　在现有的数字通信系统中CRC校验分为两个部分，即发送方和接收方[5]。发送方用于对接收到的指定位宽包文数据（数据位）进行CRC运算得到指定位宽的CRC校验码；接收方用于对接收到的新包文数据（数据位和校验码位）进行同样的CRC运算，如果结果为0，则代表CRC校验通过，否则不通过。在本设计中通过参数化设计很好地将发送方和接收方的CRC运算逻辑结合到了一个模块当中，即CRC运算模块如图1所示。 　　1.1 CRC运算串行编码 　　以g（x）=X8+X6+X5+X3+X+1为例，串行CRC运算的实现如图2所示。编码前要先将电路中的寄存器初始化，然后将串行数据依次从input端输入图2电路，当所有串行数据输入完毕，每个寄存器的最终值即为CRC校验码[3]。 　　（1） 全参数化CRC的初始值。CRC校验的应用非常广泛，不同领域CRC计算的初始值是不相同的，例如以太网领域，初始值为全1，而在其他领域，初始值为全0或其他值。本文设计的全参数化CRC为了适应这种应用需求，在模块中定义一个参数INIT_VALUE，这样就可以在复位或重新运算时，直接加载INIT_VALUE即可。 　　（2） 全参数化CRC的生成多项式。多项式g（x）的项系数直接影响数据异或的位置（去除最高次项）。例如g（x）=X8+X6+X5+X3+X+1中，在X6，X5，X3，X、1（X0），项系数为1的项前加上异或，就得到了图2对应的电路。 　　因此不失一般性，可以假设生成多项式为： 　　g（x）=X8+P7X7+P6X6+P5X5+P4X4+P3X3+P2X2+P1X+P01 　　式中：P7～P0表示生成多项式各项前面的系数（最高次项和最低次项固定为1，故P0=1），其对应的电路结构如图3所示。当生成多项式项系数为1时即相应位的P=1，表示当前输入要与前一个寄存器的输出相异或，得到下一时刻的CRC值，例如图2中X6项系数为1即P6=1，而X4的项系数为0即P4=0。 　　经过对比图2和图3电路，会发现如果去掉图3电路相应位置的异或门（圈内部分）即可变换成图2生成多项式的电路。因此，本设计通过控制P值，进而控制图3中相应位置异或门有无，最终使算法达到覆盖任意形式的生成多项式。 　　1.2 全参数化CRC并行编码 　　为了提高CRC校验速度，现将由单比特输入改为多比特同时输入，此时的CRC校验机制和串行编码相同，因此，可由CRC串行编码推导出最终的并行编码，步骤如下： 　　1.2.1 k（x）公式推导 　　假