基础（课程设计）报告.docVIP

PAGE 第 PAGE 1 页 理工类样张（上边距 理工类样张（上边距25mm,下边距25mm,左边距20mm,右边距20mm） 摘 要：数字钟的主要原理是由555定时器电路产生多谐震荡，为使电路简单，通过对电阻、电容参数的设置，使其直接产生1HZ的脉冲。秒计数器满60向分计数器进位，分计数器满60向时计数器进位，时计数器以24为一个周期，并实现了时高位具有零熄灭的功能。计数器的输出经译码器送到显示器，可在相应位置正确显示时、分、秒。计时出现误差或者调整时间时可以用校时电路进行对时、分的调整。 关键词：数字时钟；计数器；译码器；校时电路 1 引言 随着生活水平的提高，人们越来越追求人性化的事物，传统的时钟已不能满足人们的需求。数字电子钟是一种用数字电路技术实现时、分、秒的计时装置，与传统的机械时钟相比，它具有更高的准确性和直观性，且无机械传动装置，具有更长的使用寿命等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能，诸如定时自动报警、按时自动打铃等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。 2 设计要求 1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。其中时为24进制，分秒为60进制。 2.具有校时功能。 3　方案论证 方案一 利用数字电路中学习的六十进制和二十四进制计数器和3-8译码器来实现数字中的时间显示。 方案二 利用AT89C51单片机和汇编语言对AT89C51进行编程来实现数字钟的时间显示。 尽管使用方案二设计数字钟电路图比较简单，但是从原理上分析，方案一看起来更加直观，一目了然，且由于本次课程设计是基础课程设计，故选择方案一。 4 设计总体思路 4.1总体框图 数字钟实际上是一个对标准频率（1Hz）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路。同时标准的1HZ时间信号必须做到准确稳定，通常使用555振荡器电路产生1HZ脉冲。图1所示为数字钟的构成框图。 图1 数字钟的基本框图 4.2 各单元模块设计 4,2.1振荡器 555 HYPERLINK /view/.htm \t _blank 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态 HYPERLINK /view/71792.htm \t _blank 触发器及施密特触发器等脉冲产生与变换电路。而石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。由于在本次设计中，由555定时器构成的振荡器便可以满足精度要求，故采用由集成电路定时器555与RC组成 的多谐振荡器。如图2所示。设振荡频率f=1HZ,R3为可调电阻，调动R3便可以从3引脚处输出1Hz脉冲。 图2 555振荡器 5.2.2 74LS160工作原理 74LS160为同步可预置十进计数器，有四位数置数功能,清除功能，有使能功能可让计数停止或计数，有动态进位输出功能。本次设计用到74LS160的计数、异步清零等功能。 74LS160由四个D型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。两个计数使能输入端（ENP和ENT）在计数时必须是高电平，且输入ENT必须正反馈，以便使能动态进位输出。 RCO 进位输出端 ENP 计数控制端 ENT 计数控制端 QA-QD 输出端 CLK 时钟输入端 MR 异步清零端（低电平有效） LOAD 同步并行置入端（低电平有效） 图3 74LS160引脚图 表 1 74LS160功能表 输入 工作模式 清零 置数 使能 时钟 MR LOAD ENT ENP CLK L X X X X 清零 H L X X ↑ 置数 H H H H ↑ 计数 H H L X X 保持（不变） H H X L X 保持（不变） 符号说明：H=高电平 L=低电平 X=不定（高或低电平） ↑=由“低”→“高”电平的跃变 4.2.3计数器 秒脉冲信号经过6级计数器，分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时。“秒”“分”计数器为六十进制，小时为十二进制。 （1）六十进制计数器 分和秒计数器都是模数M=60的计数器，其计数规律为“01—02—03—…—58—59—00—…”。由555振荡器产生的秒脉冲信号，首先送到“秒”计数器