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第七章  常用编译预处理语句 编译预处理的功能 “编译预处理”是Verilog HDL编译系统的一个组成部分。Verilog HDL语言允许在程序中使用几种特殊的命令。 Verilog HDL编译系统通常先对这些特殊的命令进行“预处理”，然后将预处理的结果和源程序一起在进行通常的编译处理。 在Verilog HDL语言中，预处理命令以符号“`”开头。 有效作用范围为定义命令之后到本文件结束或到其它命令定义替代该命令之处。 常用的`define、`include、`timescale 1、宏定义 `define 用一个指定的标识符(即名字)来代表一个字符串， `define 标识符(宏名) 字符串(宏内容) 如：`define signal string 这种方法使用户能以一个简单的名字代替一个长的字符串，也可以用一个有含义的名字来代替没有含义的数字和符号，因此把这个标识符(名字)称为“宏名”； 在编译预处理时将宏名替换成字符串的过程称为“宏展开”。 例： `define WORDSIZE 8 module reg[1: `WORDSIZE] data; //这相当于定义reg[1:8] data; 关于宏定义的说明： 1) 宏名可用大写字母、小写字母表示。建议使用大写字母，以与变量名相区别。 2) `define命令可以出现在模块定义里面，也可以出现在模块定义外面。 宏名的有效范围为定义命令之后到原文件结束。通常，`define命令写在模块定义的外面在此程序内有效。 3) 在引用已定义的宏名时，必须在宏名的前面加上符号“`” 。 4) 使用宏名代替一个字符串，可以减少程序中重复书写某些字符串的工作量。 5) 宏定义不作语法检查。只有在编译已被宏展开后的源程序时才报错。 6) 宏定义不是Verilog HDL语句，不必在行末加分号。如果加了分号会连分号一起进行置换。 例：module test; reg a, b, c, d, e, out; `define expression a+b+c+d; assign out = `expression + e; ... endmodule 经过宏展开以后，该语句为： assign out = a+b+c+d;+e; 7) 在进行宏定义时，可以引用已定义的宏名，可以层层置换。 例：module test; reg a, b, c; wire out; `define aa a + b `define cc c + `aa assign out = `cc; endmodule 这样经过宏展开以后，assign语句为 assign out = c + a + b; 8) 宏名和宏内容必须在同一行中进行声明。如果在宏内容中包含有注释行，注释行不会作为被置换的内容。 例: module `define typ_nand nand #5 //define a nand with typical delay `typ_nand g121(q21,n10,n11); ……… endmodule 经过宏展开以后，该语句为： nand #5 g121(q21,n10,n11); 宏内容可以是空格，在这种情况下，宏内容被定义为空的。当引用这个宏名时，不会有内容被置换。 2、文件包含”处理`include 所谓“文件包含”处理是一个源文件可以将另外一个源文件的全部内容包含进来，即将另外的文件包 含到本文件之中。 Verilog HDL语言提供了`include命令用来实现“文件包含”的操作。其一般形式为: `include “文件名” 例： (1)文件aaa.v module aaa(a,b,out); input a, b; output out; wire out; assign out = a^b; endmodule 关于“文件包含”处理的四点说明： 1) 一个`include命令只能指定一个被包含的文件，如果要包含n个文件，要用n个`include命令。注意下面的写法是非法的 `includeaaa.vbbb.v 2) `include命令可