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FPGA实验报告 学 号： 姓 名： 院 系：微电子技术系 专 业：集成电路设计 指 导 教 师：李 海 2010年 12月 实验一 一位全加器 一、实验目的： 1、通过此实验进一步熟悉和掌握CPLD/FPGA开发软件的使用方法。 2、掌握Verilog HDL语言的书写格式及编程方法。 3、学会对Verilog HDL 代码进行编译，检查，改错。 4、学会编写代码，验证1位全加器。 5、学习简单时序电路的设计和硬件测试。 二、实验内容和原理： （一）实验内容： 本实验的内容是建立一个1位全加器。具体内容包括： （1）使用Quartus = 2 \* ROMAN II建立工程、编写程序； （2）进行波形仿真验证； （3）进行硬件测试 （二）实验原理： 1、一位全加器包括输入端A、B，进位Cin，和输出count，sum，下图是真值表： A B Cin Sum Cout 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1 2、全加器的电路原理图： 三、实验步骤： 1、启动Quartus II 软件，新建空白的工程，名为：full_add.qdf。 2、新建Verilog HDL源文件full_add.