中央処理装置构造.pptVIP

（３）メモリとレジスタとの間のデータ転送 ①メモリからの読出し： Ｔ０(a)Ｒ/ＷをＨにして、Ａバスにアドレスを与えて、 　　　ＣＳをＬにする。 Ｔ１(b)少しの遅延の後に、Ｔ１時間のなかほどで 　　　Ｄバス上にデータが安定する。 　　　　　（メモリアクセスは２サイクル） Ｔ２(c)Ｔ２時間の最初に、ＭＤＲＣＫを立ち上げて、 　　　少しの遅延の後に、ＭＤＲにデータを取り込む。 ②メモリへの書込み： Ｔ０(a)Ｒ/ＷをＬにして、Ａバスにアドレスを与えて、 　　　Ｄバスにデータを与えて、ＣＳをＬにする。 Ｔ１(b)少しの遅延の後に、Ｔ１時間の最初でＲ/Ｗ 　　　をＬからＨに変えることにより、書込みが始ま 　　　る。　　　　　　　（メモリアクセスは２サイクル） Ｔ２（ｃ）書込みが完全に終わるまで待つ。 ＭＤＲ ５．４　制御シーケンス図 制御シーケンスとは、ゲートやフリップフロップへの制御信号の系列であり、制御シーケンス図とは、その系列を図示したものである。 （１）Ｍ３２計算機の制御信号を詳しく書いた構造 ①Ｒ0－Ｒ7、ＰＣ、ＭＡＲ、ＲＤＲ、ＷＤＲ、ＩＲ、ＣＣＲ ②レジスタ名ＣＬＲは、レジスタをクリアする制御信号 　 レジスタ名ＣＫは、レジスタのクロック信号 　 入力Ｑ出力は、入力から出力へのゲート信号 ③Ａバス、Ｄバス、Ｒバス、Ｌバス、Ｏバス ④Ｒ／Ｗ、ＣＳ （２）ＡＤＤ　ｒ0　Ａの制御シーケンス 今、ＰＣに実行する命令の番地があるとする。 ①命令フェッチ 　メモリから命令ＡＤＤ　ｒ0　Ａを読み出してＩＲに格納 ②デコード 　　ＩＲのオペランド(A)をＭＡＲに格納 ③オペランドフェッチ 　　ＭＡＲのアドレスをメモリから読み出してＲＤＲに格納 ④演算実行 　　（ＲＤＲ）＋（Ｒ０）→Ｒ０の演算 （２）ＡＤＤ　ｒ0　Ａの制御シーケンス ①命令フェッチ（メモリから命令を読み出してＩＲに格納） (a)Ｔ0： ?ＰＣＱＡ＝１（ＰＣの内容をＡバスに出力する） ?Ｒ/Ｗ＝１かつＣＳ＝０（主記憶の読出し開始） 　　　（簡単にいえば、ＣＳ＝０はCPUとメモリを接続する） (b)Ｔ1： ?ＰＣＱＡ＝１かつＣＳ＝０ 　　（主記憶の読出しには２クロック必要なため） (c)Ｔ2： ?ＩＲＣＫ＝１（読出しデータをＩＲに取り込む） ?ＰＣＩＮＣ＝１（ＰＣをＰＣ＋１にする） ②デコード（ＩＲのオペランドをＭＡＲに格納） (a)Ｔ3： ?ＩＲ［19：０］ＱＬ 　（ＩＲ［19：０］ はオペランドであり、Ｌバスに出力する。 そして、ＬバスからＡＬＵを経由してＯバスに出力される。） ?ＯＰ［３：０］＝0000（加算命令としてデコードされる） (b)Ｔ4： ?ＭＡＲＣＫ＝１ 　（ＭＡＲのＣＫを立ち上げてオペランドの番地をＭＡＲに 　　セットする） ?ＩＲ［19：０］ＱＬかつＯＰ［３：０］＝0000 　（ＭＡＲにセットするために、Ｔ3の状態を保持する） ③オペランドフェッチ（ＭＡＲのアドレスをメモリから読み出してＲＤＲに格納） (a)Ｔ5： ?ＭＡＲＱＡ＝１（ＭＡＲの内容をＡバスに出力する） ?Ｒ/Ｗ＝１かつＣＳ＝０（主記憶の読出し開始） (b)Ｔ6： ?ＭＡＲＱＡ＝１かつＣＳ＝０ 　（主記憶の読出しには２クロック必要なため） (c)Ｔ7： ?ＲＤＲＣＫ＝１（読出しデータをＲＤＲに取り込む） ④演算実行（（ＲＤＲ）＋（Ｒ０）→Ｒ０の演算） (a)Ｔ8： ?ＲＤＲＱＬ＝１（ＲＤＲの内容をＬバスに出力する） ?Ｒ0ＱＲ＝１（Ｒ0の出力をＲバスに出力する） ?ＯＰ［３：０］＝0000（ＡＬＵに加算を指示する） (b)Ｔ9： ?ＲＤＲＱＬ＝１かつＲ0ＱＲ＝１かつＯＰ［３：０］＝0000 　（Ｔ8の状態を保持する） ?Ｒ0ＣＫ＝１（Ｒ0のＣＫを立ち上げて結果をＲ0に取り込む） ?ＣＣＲＣＫ［３：０］＝１（ＣＣＲＣＫ［３：０］を立ち上げてＡＬＵの演算結果の状態をＣＣＲにセットする） ?ｒｅｔｕｒｎ（次の命令の命令フェッチに進む） （３）ＪＯＺ　Ａの制御シーケンス ①命令フェッチ：　（ＡＤＤ　ｒ0　Ａと全く同じ） ②デコード（Ｚ＝１ならばＡ番地をＯバスへ） ③オペランドフェッチ（ＯバスをＰＣへ格納） （３）ＪＯＺ　Ａの制御シーケンス ①命令フェッチ：　（ＡＤＤ　ｒ0　Ａと全く同じ） (a)Ｔ0： ?ＰＣＱＡ＝１（ＰＣの内容をＡバスに出力する） ?Ｒ/Ｗ＝１かつＣＳ＝０（主記憶の読出し開始） (b)Ｔ1： ?ＰＣＱＡ＝１かつＣＳ＝０ 　（主記憶の読出しには２クロック必要なため） (c)Ｔ2： ?ＩＲＣＫ＝１（読出しデータをＩＲに取り込む） ?ＰＣＩＮＣ＝１（ＰＣをＰＣ＋１にする） ②デコード（Ｚ＝１ならばＡ番地をＯバスへ） (a)Ｔ3： ?if 　ＣＣＲ［２］≠１　then　re