0514电平异步时序逻辑电路的设计.pptVIP

5．3 电平异步时序逻辑电路的设计 5．3．1 设计步骤 1．建立原始流程表 根据原始时间图或总态图形成流程表，建立过程如下： ⑴ 画出典型输入、输出时间图并设立相应状态 画时间图时应正确体现设计要求，满足不允许两个或两个以上输入信号同时变化的约束条件，并尽可能反映输入信号在各种取值下允许发生的变化。 ⑵ 建立原始流程表 ① 画出原始流程表，填入稳态和相应输出 ② 填入非稳态并指定非稳态下的输出 ③ 填入无关状态和无关输出 解：⑴ 画出典型输入、输出时间图，并设立相应状态 t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 x1x2 00 10 00 01 11 10 11 01 00 10 11 x1 x2 Z ① ② ① ③ ④ ⑤ ④ ⑥ ① ② ④ ⑵ 建立原始流程表 ① 作原始流程表，填入稳态和相应输出 2．化简流程表 原始流程表的化简建立在状态相容基础上。 原始流程表的每一行代表一个稳态，相容状态的概念被引申到相容