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超深亚微米IC设计中天线效应 　　摘要：本文主要分析了超深亚微米集成电路设计中天线效应产生机理及其消除方法，同时还给出了天线比率的具体计算方法。将这些方法应用于雷达信号处理SOC芯片后端设计中，解决了设计中存在的天线效应问题，保证了一次流片成功。 　　关键词： 天线效应；栅氧；超深亚微米 　　 　　1 前言 　　 　　在半导体技术进入超深亚微米（VDSM）级别时，可靠性设计就成为新一代集成电路设计和制造工艺不得不面对的一个重大挑战。本文就可靠性设计的一方面――天线效应作具体分析。 　　在芯片生产过程中，暴露的金属线或者多晶硅（polysilicon）等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大。 　　 　　2天线效应的产生 　　 　　在深亚微米集成电路加工工艺中，经常使用了一种基于等离子技术的离子刻蚀工艺（plasma etching）。此种技术适应随着尺寸不断缩小，掩模刻蚀分辨率不断提高的要求。但在蚀刻过程中，会产生游离电荷，当刻蚀导体（金属或多晶硅）的时候，裸露的导体表面就会收集游离电荷。所积累的电荷多少与其暴露在等离子束下的导体面积成正比。如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成F-N隧穿电流泄放电荷，当积累的电荷超过一定数量时，这种F-N电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重的降低。在F-N泄放电流作用下，面积比较大的栅得到的损伤较小。因此，天线效应（Process Antenna Effect，PAE），又称之为“等离子导致栅氧损伤（plasma induced gate oxide damage，PID）”。 　　如果积累在导体表面的电荷能够通过一条低阻抗泄放回路来释放，如从已生成的器件的掺杂区（源区／漏区）泄放，那它就不会造成栅氧化层的损伤。 　　如图1所示，当Metal2没有生成时，AB段积累的电荷通过器件1的栅泄放从而损伤栅氧。而CD段积累的电荷会通过器件2的源漏区泄放，对器件2的栅氧不会造成损伤。当Metal2生成后，AB段积累的电荷通过ABCD回路到器件2的有源区泄放，器件1和器件2的栅氧化层都不会受到损伤。 　　在深亚微米VLSI的加工工艺中，有三种基于等离子技术的刻蚀工序： 　　（1）导体连线和图形的刻蚀：金属层或多晶硅等导体层面在等离子束的刻蚀下，形成各种各样的图形和线条。在工序结束前，导体图形的侧面会暴露在等离子束下从而积累电荷。这种情况下积累电荷量的多少与导体图形或线条的侧面积成正比。 　　（2）掩模胶的去除：导体图形刻好后，要用等离子束去掉导体图形上覆盖的掩模胶。掩模胶在工序的最后被去除时，导体层的顶面直接暴露在等离子束下。这种情况下积累电荷的多少正比于导体层图形的面积。 　　（3）通孔刻蚀：在导体层与层之间的绝缘层上刻出通孔。在通孔刻蚀完成时，通孔下层的导体层直接暴露在等离子束下，其积累电荷量的多少正比于通孔的总面积。 　　从这三种典型等离子工序可看出，栅氧化层被损伤的几率正比于导体层的图形面积和侧面积，反比于其直接相连的栅的面积。 　　 　　3天线效应的消除 　　 　　由前面分析的天线效应的产生机理可以得到天线效应的消除机理：减小暴露的导体面积或加入其它电荷泄放回路。一般在集成电路版图设计中，消除天线效应的方法有三种： 　　 1） 跳线法。又分为“向上跳线”和“向下跳线”两种方式，如图2（b）所示。跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量。 　　在版图设计中，向上跳线法用的较多，此法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。现代的多层金属布线工艺，在低层金属里出现PAE效应，一般都可采用向上跳线的方法消除。但当最高层出现天线效应时，采用什么方法呢？这就是下面要介绍的另一种消除天线效应的方法了。 　　 2） 添加天线器件，给“天线”加上反偏二极管。如图2（c）所示，通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。当金