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第六章 VHDL程序设计实例 一、7段数码显示译码器设计（P142） 1、功能：利用7段数码显示译码器将16进制数据译为能在LED数码管上显示的BCD码。 2、原理 二、数控分频器的设计 1、功能：当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。 2、例6-22的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。当计数值为时，输入数据D[7..0]被同步预置给计数器，然后在D[7..0]的基础上进行计数，计数器满时输出溢出位，由溢出位产生分频信号。此时的分频比为R=-D[7..0]+1 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULLEVENT AND FULL = 1 THEN CNT2 := NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反 IF CNT2 = 1 THEN FOUT = 1; ELSE FOUT = 0; END IF; END IF; END PROCESS P_DIV ; END; 三、 8位十六进制频率计设计 1、测频原理 测频法：若某一信号在T秒内重复变化了N次，则根据频率的定义，可知该信号的频率为fZ=N/T 2、测周法（计数法）：在被测信号的一个周期Tz内，所测得的基准周期Tc的个数，可得到被测周期为 Tz=N Tc 本设计采用测频法，则必须提供一个T秒时间，由计数器在T秒内计出被测信号发生了N此变化，若T=1s，则被测信号的频率为fz=N. 测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号并为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，即图5-26中的TFCTRL 。 设计要求是：TFCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的32位二进制计数器COUNTER32B的ENABL使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG32B中，并由外部的十六进制7段译码器译出，显示计数值。 设置锁存器的好处是数据显示稳定，不会由于周期性的清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为下1秒的计数操作作准备。其工作时序如图5-26。 设计要求是：TFCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为下1秒的计数操作作准备。其工作时序如图6-24。 【例5-26】 LIBRARY IEEE; --32位计数器 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNTER32B IS PORT ( FIN : IN STD_LOGIC; --时钟信号 CLR : IN STD_LOGIC; --清零信号 ENABL: IN STD_LOGIC; --计数使能信号 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );--计数结果 END COUNTER32B; ARCHITECTURE behav OF COUNTER32B IS SIGNAL CQI:STD_LOGIC_VECTOR(31 DOWNTO 0); BEGIN PROCESS(FIN,CLR,ENABL) BEGIN IF CLR=‘1’ THEN CQI=(OTHENR=’0’); ELSIF FINEVENT AND FIN=1 THEN IF EN