（毕业论文毕业设计）-《可编程逻辑设计与应用》实验指导.docVIP

PAGE PAGE 10 可编程逻辑设计与应用 实 验 指 导 书 电子与信息工程学院 二○○九年 目 录 TOC \o 1-3 \h \z \u HYPERLINK file:///I:\\可编程逻辑设计与实验指导书-modified.doc \l _Toc131822915#_Toc131822915 实验1 MAX+plusⅡ软件的使用 PAGEREF _Toc131822915 \h 1 HYPERLINK file:///I:\\可编程逻辑设计与实验指导书-modified.doc \l _Toc131822919#_Toc131822919 实验2 8位加法器的设计 PAGEREF _Toc131822919 \h 2 HYPERLINK file:///I:\\可编程逻辑设计与实验指导书-modified.doc \l _Toc131822923#_Toc131822923 实验3 序列检测器的设计 PAGEREF _Toc131822923 \h 4 HYPERLINK file:///I:\\可编程逻辑设计与实验指导书-modified.doc \l _Toc131822927#_Toc131822927 实验4 数字频率计的设计 PAGEREF _Toc131822927 \h 6 HYPERLINK file:///I:\\可编程逻辑设计与实验指导书-modified.doc \l _Toc131822931#_Toc131822931 实验五 数字秒表的设计 PAGEREF _Toc131822931 \h 8 HYPERLINK file:///I:\\可编程逻辑设计与实验指导书-modified.doc \l _Toc131822935#_Toc131822935 实验6 交通灯信号控制器的设计 PAGEREF _Toc131822935 \h 10 HYPERLINK file:///I:\\可编程逻辑设计与实验指导书-modified.doc \l _Toc131822939#_Toc131822939 附录一 GW48-CK教学实验系统原理与使用介绍 PAGEREF _Toc131822939 \h 11 HYPERLINK file:///I:\\可编程逻辑设计与实验指导书-modified.doc \l _Toc131822940#_Toc131822940 附录二 实验电路结构图 PAGEREF _Toc131822940 \h 18 HYPERLINK file:///I:\\可编程逻辑设计与实验指导书-modified.doc \l _Toc131822941#_Toc131822941 附录三 GW48-CK系统结构图信号名与芯片引脚对照表 PAGEREF _Toc131822941 \h 29 HYPERLINK file:///I:\\可编程逻辑设计与实验指导书-modified.doc \l _Toc131822942#_Toc131822942 附录四 MAX+plus II VHDL使用向导 PAGEREF _Toc131822942 \h 33 PAGE 41 实验一 MAX+plusⅡ软件的使用 1-1 实验目的 通过该实验掌握MAX+plusⅡ工具软件的使用方法，掌握原理图输入设计法和文本输入设计法，以及编译和仿真的操作方法。 1-2 实验内容 分别用原理图输入设计法和文本输入设计法来设计3-8线译码器，在MAX+plusⅡ工具软件平台上完成设计电路的输入编辑、编译、仿真等操作。 1-3 实验要求 1． 编写3-8线译码器VHDL源程序。 2. 编写用于仿真的测试文件。 3. 记录系统仿真结果。 实验二 8位加法器的设计 2-1 实验目的 （1）学习EDA实验开发系统的基本使用方法 （2）了解VHDL程序的基本结构 2-2 实验原理 加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。 实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图