第4章 有限状机(FSM)的设计.pptVIP

* * * * * * * * 第4章 有限状态机FSM（简称状态机）的VHDL设计 一、有限状态机的基本概念 1、有限状态机的基本结构和功能 有限状态机（Finite State Machine，简称FSM）是一种十分重要的时序逻辑电路，由状态寄存器和组合逻辑电路组成，是数字逻辑电路以及数字系统的重要组成部分，尤其应用于数字系统核心部件（控制单元）的设计，以实现高效率高可靠性的逻辑控制。 有限状态机可实现以下两种基本操作： （1）状态机内部状态转换。由状态译码器根据当前状态和输入信号确定。 （2）产生输出信号序列。由输出译码器根据状态机当前状态和输入信号确定。 输出组合逻辑电路 状态 译码器 状态 寄存器 输 出 译 码 器 反馈 状态 输出 状态机结构示意图 次态组合逻辑电路 输入 2、有限状态机的分类 在实际的应用中，根据有限状态机是否使用输入信号，经常将其分为Moore型有限状态机和Mealy型有限状态机两种类型。 1、Moore型有限状态机 其输出信号仅与当前状态有关，即可以把Moore型有限状态的输出看成是当前状态的函数。 2、Mealy型有限状态机 其输出信号不仅与当前状态有关，而且还与所有的输入信号有关，即可以把Mealy型有限状态机的输出看成是当前状态和所有输入信号的函数。 次态组合逻辑 电路（NS） 当前状态寄 存器（CS） 输出组合逻 辑电路（OL） 输入 输出 时 钟 Moore状态机结构示意图 次态组合逻辑 电路（NS） 当前状态寄 存器（CS） 输出组合逻 辑电路（OL） 输入 输出 时 钟 Mealy状态机结构示意图 二、 一般有限状态机的设计 用VHDL语言描述状态机的常用方法有两种： 三进程（PROCESS）语句描述 分别对次态组合逻辑电路、输出组合逻辑电路和状态寄存器进行描述。 两进程（PROCESS）语句描述 将两个组合逻辑电路用一个进程语句语句描述，用另一个进程语句描述状态寄存器。 当然也可以用单进程描述。 1、一般有限状态机的VHDL组成 ：主要使用TYPE语句定义新的数据类型，如： TYPE states IS (st0, st1, st2, st3, st4, st5); SIGNAL present_state, next_state: states; ：负责状态机运转和在外部时钟驱动下实现内部状态转换的进程。时序进程的实质是一组触发器，因此，该进程中往往也包括一些清零或置位的输入控制信号，如Reset信号。 ：根据状态机外部输入的状态控制信号（包括来自外部的和状态机内部的非进程的信号）和当前的状态值current_state来确定下一状态next_state的取值内容，以及对外部或对内部其他进程输出控制信号的内容。 ：辅助逻辑部分主要是用于配合状态机的主控组合逻辑和主控时序逻辑进行工作，以完善和提高系统的性能。 说明部分 主控时序逻辑部分 主控组合逻辑部分 辅助逻辑部分 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY two_process_state_machine IS PORT (clk, reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC; comb_outputs : OUT STD_LOGIC_VECTOR(0 TO 1)); END two_process_state_machine; ?ARCHITECTURE behv OF two_process_state_machine IS TYPE states IS (st0,st1,st2,st3); --定义states为枚举型数据类型，构造符号化状态机 SIGNAL current_state, next_state: states; BEGIN REG: PROCESS (reset, clk) --时序逻辑进程 BEGIN IF reset = 1 THEN --异步复位 current_state = st0; ELSIF clk = 1 AND clkEVENT THEN --出现时钟上升沿时进行状态转换 current_state = next_state; END IF; END PROCESS; 2、一般有限状态机的设计实例 例3.1 二进程