基于.verilog数字钟设计报告.docVIP

WORD文档下载可编辑 专业技术资料分享 课程设计目标 熟悉并掌握verilog 硬件描述语言 熟悉quartus 软件开发环境 学会设计大中规模的数字电路，并领会其中的设计思想 二、课程设计实现的功能 设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）； 可以调节小时，分钟。 能够进行24小时和12小时的显示切换。 可以设置任意时刻闹钟，并且有开关闹钟功能。 有整点报时功能，几点钟LED灯闪亮几下。 有复位按键，复位后时间从零开始计时，但闹钟设置时间不变。 设计原理： 1、总原理框图： 译码显示模块 译码显示模块 切换12进制显示复位分钟校正小时校正分频模块 切换12进制显示 复位 分钟校正 小时校正 分频模块 计数模块 是 计数模块 输出整点报时信号到达整点 输出整点报时信号 到达整点 输出闹钟信号是否到闹钟时间设置闹钟分钟设置闹钟小时模式选择模块 输出闹钟信号 是否到闹钟时间 设置闹钟分钟 设置闹钟小时 模式选择模块 是 各个子模块设计： （1）、分频模块 ： 分频模块的作用主要是要获得各种频率的时钟信号。输入信号为50MHZ的信号，要想获得1HZ的信号作为秒脉冲计时，则要对50MHZ信号分频