课程设计论文基于VHDL语言的简易逻辑分析仪设计.docVIP

1 前 言 高校电气类及相关专业教学中，实践环节越来越被重视。在数字电路的实验及数字系统的设计中，示波器已远远不能满足教学要求。例如在一些数字电路的研究和实验中，往往需要同时查看多路数字信号的时序关系，甚至有时因为信号不会重复出现，因此只用示波器往往无法完整了解信号的相对关系，在这种场合有台逻辑分析仪就显得相当必要。然而自1973年世界上第一台逻辑分析仪至今，逻辑分析仪的普及率仍然很低，30%以上的数字设计师没有使用逻辑分析仪，80%的高校实验室没有普及逻辑分析仪。最重要的原因在于其高昂的价格。逻辑分析仪昂贵的价格和越来越广泛的应用前景之间的矛盾使逻辑分析仪高精度智能化方向以展，同时也催生了很多降低成本和拓展功能的方案。 逻辑分析仪的主要功能就是分析测量数字系统的逻辑波形和逻辑关系。它利用时钟脉冲采样，在达到预设的触发条件时，将触发前后的状态进贮存、显示和处理，展示数据流的内容，从而发现和解决故障。 本课程设计设想采用专用集成电路（ASIC[1]，Application Specific Integrated Circuit）实现简易逻辑分析仪的功能。 在本次计中，系统开发平台为MAX+plusⅡ[2] 。MAX+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plusⅡ界面友好，使用便捷，被