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CMOS SoC芯片ESD保护的设计 　　摘要：本文提出从器件失效功率的角度，解释CMOS SoC（System On Chip）芯片的ESD（Electrostatic Discharge）失效原因，总结了CMOS集成电路（IC）的多种ESD失效模式，研究了多电源系SoC芯片的ESD保护设计方法，提出了SoC芯片的ESD保护设计流程。 　　关键词：SoC；ESD失效模式；ESD设计方法 　　 　　ESD Protection Technology of CMOS SoC IC 　　 　　SUN Lei, ZHANG Ying, PAN Liang 　　（CEC Huada Electronic Design Co. Ltd, Beijing, 100102 China） 　　 　　Abstract:Explanation of CMOS SoC chip ESD failure form the point of failure power is proposed. Various ESD failure mechanisms are investigated. The multiple and separated power ESD protection method and whole chip ESD protection strategy for SoC are researched, respectively. 　　Keywords: SoC; ESD failure mechanism; ESD design method 　　 　　1引言 　　 　　深亚微米工艺中的CMOS器件栅氧层非常薄，以0.13-μm CMOS工艺为例，内部低压器件的栅氧厚度为2.2nm，高压器件的栅氧厚度为5.2nm[1]。栅氧层越薄，它的输入端电容就越大，当器件的栅极出现很小的静电电荷，就会在器件的栅极建立相当大的电场，如果此电场强度超过器件所允许的最大电场强度（EMAX），器件就会损坏。 　　如果静电电荷出现在器件的源或漏极，在器件没有特殊处理的情况下，ESD产生的电流如果超过器件所允许的最大电流密度（JMAX）器件就会损坏。 　　可以得到这样的结论，如果ESD事件引入的电荷在芯片中产生的单位体积内的功率（PESD）超过器件所允许的单位体积内的最大功率（PMAX），器件就会损坏[2]。为了使ESD保护器件或被保护的器件在ESD事件中不被损坏，须满足下式： 　　PESDPMAX=EMAX*JMAX（1） 　　随着工艺越来越先进，芯片的复杂度越来越高，在ESD防护设计方面遇到的挑战已不仅仅是保护I/O模块本身了，CMOS SoC芯片的ESD防护设计必须站在系统级的角度考虑，必须提出一套完善的ESD防护设计的方法和流程。 　　为了提高CMOS SoC芯片的ESD防护水平，理解CMOS SoC芯片的ESD设计方法，必须掌握CMOS SoC芯片的ESD失效模式。 　　 　　2ESD失效模式 　　 　　ESD失效模式一般分为三类：I/O模块本身损坏；芯片内部电路损坏；ESD引起的其它失效模式。 　　 1） I/O模块本身损坏 　　 I/O模块本身损坏的典型损坏模式包括： 　　 ● I/O模块中的ESD器件损坏； 　　 ● I/O模块中的逻辑电路损坏； 　　 ● I/O模块中的限流电阻损坏。 　　 2） 芯片内部电路损坏 　　当电源或地I/O模块受到ESD打击时，会在电源对地之间、两个不同的电源之间或两个不同的地之间产生电压差，因为IC芯片内部的器件没有按照ESD设计规则特殊设计，因此很小的电流就有可能损坏内部电路。典型的失效模式包括： 　　 ● 连接不同电位的N+有源区损坏； 　　 ● 寄生SCR（Silicon Controlled Rectifier）触发引起器件损坏； 　　 ● 超过内部电路的PMAX而导致栅氧或有源区损坏。 　　 3） ESD引起的其它失效模式 　　除了上述的ESD失效模式外，ESD脉冲还会损坏via孔、eFUSE等[3]。 　　 　　3CMOS SoC芯片 　　ESD防护设计方法和流程 　　 　　 3.1 SoC芯片ESD防护设计方法 　　通过上述的分析，我们了解了一些典型的ESD失效模式，通过分析这些失效模式，可以看出I/O模块达到了设计要求，并不代表全芯片的ESD防护能力就能达到I/O模块的ESD防护水平[4]。 　　 本节着重分析多电源系SoC芯片中接口电路（interface circuits）的ESD防护设计方法。不同或相同电源域的接口电路，不管是模拟模块和数字模块之间，数字模块和数字模块之间，还是模拟模块和模拟模块之间，只