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查表，EPF10K10器件对应： 加数 A3..A0 : PIO3..PIO0 - IO3..IO0 对应引脚 - 8、 7、 6、 5 被加数 B3..B0 : PIO7..PIO4 - IO7..IO4 对应引脚 - 16、11、 10、 9 加和 S3..S0 : PIO47..PIO44 - IO47..IO44 对应引脚 - 79、78、73、72 低位进位 CIN : PIO8 - IO8 对应引脚 - 17 高位溢出位 COUT : PIO32 - IO32 对应引脚 - 54 查表 选定器件10K10 后，先编译一次 以4位加法器为例 选FloorPlan Editor 选Device View 选Layout 再选Current…项 加法器引脚名 用鼠标点住后，将信 号名拖到相应的引脚上 已经将引脚 锁定在希望的芯 片引脚上了 编译后向器件下载 输入加数6 输入被加数4 选模式4 和：4+6=A 低位进位 输入‘1’， 和增加1：B 低9+7+进= ^H11 : 有进位 和=1 进位 2、以8位加法计数器为例， 介绍优化控制方法 8位加法计数器： CNT8.VHD 按前面设计4位计数器的步骤： 1、建立本项设计目录 2、输入8位计数器程序：CTN8.VHD 3、选器件EPF10K10LC84-4 （注意，先不要锁定引脚） 4、进行编译前准备…... 编译前准备…... 选Glibal Pro... 作此窗口所示的设置 按“OK”后进行编译 编译后选时序分析器…... 按START... 时钟速度可达80.64MHz 选FloorPlan Editor 本项设计共用了10个逻辑宏单元LE 适配器按最优化方式设置的引脚位置 鼠标双击后可获得此 芯片引脚配置图 锁定引脚后重新编译测速…... 选定电路模式为NO.3后查表，EPF10K10器件对应： 时钟CLK: PIO0 - IO0 对应引脚 - 5 计数输出 Q7..Q0 : PIO23..PIO16 - IO23..IO16 对应引脚 - 38、37、36、35、30、29、28、27 查表 锁定引脚 编译后测速 测速为79.36MHz 锁定引脚后时钟 速度有所下降！ 锁定引脚后仍然 使用了10个LE！ 与没有人为锁定 引脚时所用LE的 配置分布相比： 增加进位链设置后，看有何结果…... 点击此按钮 点这两项进位选择 项选为“Auto” 编译后测clk速 度得：125MHz 芯片内部此项设计占 用得LE分布图表明： 1、共耗用了16个LE； 2、8个计数单元使用 了高速进位链。 改变综合风格（FAST）设置后，看有何结果…... 将原设置改变成….. 综合风格选为FAST、SPEED选为10 编译后，芯片中 使用的LE的分布 情况：共用了16 个LE 与放大看，可以 发现在LAB中使 用了快速进位链 与测得时钟频率达： 125MHz ！ RS232通信 功能模块 电子琴 演奏模块 VHDL设计 EPF10K10 RS232 串行通信 适配电路 RS232串行通信线 PC机 接好RS232串行通信线 选择模式5 将两短路帽都插向右侧，以便使PC机与FPGA直 接通信 将PC机发出 的键盘码（39） 在数码上显示 出来 接将此键盘码（39）发向GW48-CK系统上的EPF10K10 使EPF10K10发音“5”、“6”、“7”、…... 单片机通信 功能模块 频率测试 模块 VHDL设计 EPF10K10 AT89C2051 单片机 RS232串行通信线 PC机 待测频率 向EPF10K10发 命令码：124 将GW48系统 上的10K10测 得的频率： 50.002037MHz 显示在PC机的 屏幕上 来自PC机的 命令码：124 参与通信 的单片机 通信线 测此50MHz频率 使用MAX+PLUSII中的文本编辑器 使用文本编辑器，编辑VHDL程序 Max+Plus II 提供文本编辑器，使用方法如下 鼠标点击FILE 和“New” 选择文本 编辑项 打开文本编辑器，输入VHDL程序，并存盘 注意，存盘的文件名必须与程序的实体名一致 取名并存盘 文件语法检查、将其变成元件入库，并设其为工程文件 注意，此工程路径已经 指向本项设计文件！ 即已指定cnt4.vhd为 工程文件，即顶层文件 用鼠标选择 一个版本 编译前，选择VHDL 的IEEE标准版本 语法错误定位 缺分号 ??? 改错后准备编译 选定器件，并编译 选器件系列：FLEX10K 消去勾 选 EPF10K10