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第一部分 EDA技术的仿真 1、奇偶校验位产生器 1.1奇偶校验位的技术要求 奇偶校验是通信中常用的一种数据校验方式，试设计一个奇偶校验位产生器，根据输入字节（8位）产生相应的奇偶校验位（1的个数为奇数时输出低电平，即奇校验位为1）和偶校验位（1的个数为偶数时输出高电平，即偶校验位为1） 1.2奇偶校验位的原理 通过计算数据中“1”的个数是奇数还是偶数来判断数据的正确性。在被校验的数据后加一位校验位或校验字符用作校验码实现校验。 其生成方法是： 奇校验：确保整个被传输的数据中“1”的个数是奇数个，即载荷数据中“1”的个数是奇数个时校验位填“0”，否则填“1”； 偶校验：确保整个被传输的数据中“1”的个数是偶数个，即载荷数据中“1”的个数是奇数个时校验位填“1”，否则填“0”。 1.3奇偶校验位的功能及其仿真波形 奇偶校验位的功能具体见下表所示： 输入8位的二进制序列 奇校验位even 偶校验位odd 1 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1 1 0 0 1 其具体实现程序如下所示： module parity(data,odd,even); input [0:7]data; output odd,even; assign odd=^data; assign even=~odd; endmodule 根据程序我们得到如下的仿真波形： 图1 奇偶校验位仿真波形 中国计量学院信息工程学院课程设计报告 P.2 2、十六位数据选择器 2.1数据选择器的原理 在多路 HYPERLINK /view/5593592.htm \t _blank 数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。 在数据选择器中，我们设定一个控制输入端ENA，当ENA=1时，电路不能工作，输出Y=0；而当ENA=0时，电路才处于工作状态。由于我们设计的是16选1数据选择器，因而其有4个数据控制端，即S0，S1，S2，S3，根据这4个控制端的状态有选择性的输出。 2.2数据选择器的实现电路图 我们知道一个16选1的数据选择器是由5个4选1的数据选择器组成的，4选1的基本电路如下图所示： 在左图中，ENA为使能控制输入端，低电平有效，S为两位的数据控制端，W为输入端，f为输出端。 有上述4选1的原理图我们可以得到16选1的原理图： 图2 16选1数据选择器原理图 2.3数据选择器的功能仿真 据上面的原理图我们可以得到如下所示的实现程序： module mux_t(W,S16,f,ENA); input [0:15] W; input [3:0] S16; input ENA; output f; reg f; reg [0:3] M; task mux4to1; input [0:3] W; input [1:0] S; output Result; begin if(S==0) Result=W[0]; else if (S==1)Result=W[1]; else if (S==2)Result=W[2]; else if (S==3)Result=W[3]; end endtask always @(W or S16) begin if(ENA==0) begin mux4to1(W[0:3],S16[1:0],M[0]); mux4to1(W[4:7],S16[1:0],M[1]); mux4to1(W[8:11],S16[1:0],M[2]); mux4to1(W[12:15],S16[1:0],M[3]); mux4to1(M[0:3],S16[3:2],f); end else f=0; end endmodule 根据我所设计的程序，得到如下所示的仿真波形: 图3 16选1数据选择器仿真波形 3、分频器 3.1分频器的原理 分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。而且分频器又可以分为奇分频和偶分频，而本设计是要求实现任意奇数分频比N（3N255）的逻辑电路，即：输入N即实现N分频，并且占空比为50%。 为实现奇数（N）分频，我分别用上升沿计数到（N-1)/2，再计数到N-1；用下降沿计数到（N-1)/2，再计数到N-1，得到两个波形，然后把它们相或即可得到N分频 3.2分频器的功能仿真 根据上述的分频原理，我可以得到如下代码： module fp_odd(clk_out,clk_p,clk_n,c