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电气信息工程学院 企业学习Ⅲ-2（研发实习）报告 专 业 通信工程 班 级 通信（1） 班 姓 名 仇月敏 章恒 学 号 指导教师 黄 阳 2016年 1 月 14 日 任务书 基于FPGA的数字信号源电路设计与实现 一、任务 熟悉通信系统中常用数字信号类型和用途，了解通信原理实验过程中所需要的信号特性以及生成原理和产生方法；要求设计一款电路实现常用数字信号的产生，并通过FPGA芯片进行硬件实现。系统框图下图所示。 图1-1系统框图 二、要求 1．基本要求（或指标） 1．伪随机码：F=2Kb/s. F=32Kb/s 2．方波频率：4.096MHz，2.048MHz，1.024MHz，32KHz，16KHz，8KHz，2KHz，1KHz。 3．矩形脉冲：F=8KHz.F=16KHz。程序下载到FPGA芯片。 4．通过拨码开关选择输出。 5．通过信号参数通过液晶屏实时显示。 2．扩展要求（选做） 1.设计制作仪器外壳，要求美观，方便操作。 摘 要 数字信号源是数字信号处理中不可缺少的调试设备，在生产生活中的应用非常广泛。本文所设计的内容就是基于Altera公司的现场可编程门阵列（FPGA）实现数字信号发生器的设计，FPGA具有密度高，功耗低，体积小，可靠性高等特点，设计时可以不必过多考虑具体硬件连接；本设计中应用VHDL硬件描述语言进行描述，使该数字信号源可以产生伪随机码，方波，矩形脉冲三个独立的波形，并能对所产生的三种波形的频率进行调节。 设计方案论证分析 1.系统结构与工作原理 在本设计中,利用FPGA，采用EDA(Electronic Design Automation)中自顶向下(top-to-down)的设计方法，选用基于相位累加器的直接数字合成/ DDS技术来完成数字信号发生器各功能模块的设计。DDS这种结构主要由相位累加器、 相位调制器、 波形 ROM 查找表。其中相位累加器、 相位调制器、 波形 ROM 查找表是 DDS 结构中的数字部分 ,由于具有数控频率合成的功能 ,又合称为 NCO。 它的工作原理是:将要产生的波形数据存入波形存储器 ,然后在参形存储器的地址 ,将读出的波形数据经D/A转换为相应的模拟电压信号。本研究的重点就是用VHDL来实现DDS的功能 ,能够达到高精度的输出 ,同时标准波形数据生成存放在 ROM 中 ,可以简化运算过程 ,提高运算速度 ,加快反应时间。 本设计主要通过VHDL语言实现频率控制、波形控制、 波形数据的提取、 波形的产生工作。其中 ,波形数据运用VHDL语言编写 ，整个试验3种信号的产生都是采用分频原理。控制部分主要采用产生高低电平的拨码开关控制。程序下载到 FPGA 上实现。并通过Altera公司QuartusII9.0软件进行波形的仿真，从而完成整个设计。 考时钟的作用下 ,对输入的频率数据进行累加 ,并且将累加器的输出一部分作为读取波 （1）分频原理 所谓“分频”，就是把输入信号的频率变成成倍数地低于输入频率的输出信号。文献资料上所谓用计数器的方法做“分频器”的方法，只是众多方法中的一种。它的原理是：把输入的信号作为计数脉冲，由于计数器的输出端口是按一定规律输出脉冲的，所以对不同的端口输出的信号脉冲，就可以看作是对输入信号的”分频“。至于分频频率是怎样的，由选用的计数器所决定。如果是十进制的计数器那就是十分频，如果是二进制的计数器那就是二分频，还有四进制、八进制、十六进制等等。本设计的所有方波都是采用二分频，矩形脉冲和伪随机码是用分频的方波频率作为输入时钟脉冲产生。而分频分为很多种，比如偶数分频，奇数分频，小数分频等等。这次试验主要运用了偶数分频，偶数倍分频通过计数器计数是很容易实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。本次试验的方波频率产生都是用偶数分频原理产生，伪随机码和矩形脉冲也是用分频的方波作为输入时钟周期来产生。 （2）伪随机码原理 伪随机序列又称m序列或伪噪声序列，它是有带线性反馈的移位寄存器产生的周期最长的一种序列。它是一种可以可以预先确定，并且可以重复产生和复制，又具有随机统计特性的2进制码序列。伪随机序列所具有的的主要特点有以下4点：(1) 每个周期中，“1”码出现2n次，“0”码出现2n-1次，即