姜书艳 数字逻辑设计及应用 25知识课件.pptVIP

Chapter 8 Sequential Logic Design Practices ( 时序逻辑设计实践);MSI Counter (MSI计数器);Any Modulus Counter(任意模值计数器);Any Modulus Counter(任意模值计数器);Shift Register (移位寄存器);8.5.3 Shift-Register Counters(移位寄存器型计数器);有效状态;8.5.5 Twisted-Ring Counters（扭环计数器）;修改成自启动的方法;Twisted-Ring Counters (扭环计数器)：;d;= ( (Q2’·Q1)’ · Q3)’;Use an Universal Register to perform a Ring Counter(利用通用寄存器74x194实现环形计数器);利用通用寄存器74x194实现扭环计数器;利用通用寄存器74x194实现扭环计数器;Twisted-Ring Counters (扭环计数器)：;8.5.6 Linear Feedback Shift-Register Counter(LFSR,线性反馈移位寄存器计数器);RESET_L;伪随机序列 发生器;Serial-to-Parallel Conversion(串/并转换);Digital Logic Design and Application (数字逻辑设计及应用);Serial-to-Parallel Conversion(串/并转换);Parallel-to-Serial Conversion (并串转换); CLK CLR SERA SERB;Sequence Pulse Generator(顺序脉冲发生器);8.4.4 二进制计数器状态的译码; CLK ;A B C;Serial Signal Generator(序列信号发生器);利用D触发器设计一个110100序列信号发生器;用计数器和数据选择器构成序列信号发生器;用移位寄存器构成序列信号发生器; CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN;移位寄存器实现序列检测功能;8.6 Iterative versus Sequential Circuits(迭代与时序电路);8.7 Synchronous Design Methodology  (同步设计方法);Synchronous System Structure (同步系统结构);命 令;8.8 Impediments to Synchronous Design (同步设计中的障碍) Race and Hazards are not a problem in synchronous systems (竞争和冒险可以不考虑) Clock Skew (时钟偏移) ;8.8.1 Clock Skew (时钟偏移);8.8 Impediments to Synchronous Design (同步设计中的障碍) Gating the Clock (选通时钟：设计合理的时钟使能端（Figure 8-70）) Asynchronous Inputs (异步输入：利用好的同步器协调异步输入);时序逻辑部分小结;第7章 基本原理;第8章 设计实践;计数器;移位寄存器;第7章教学大纲要求;第8章教学大纲要求;第8章 作业