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使用VHDL门模型的综合逻辑 主讲人：邓洪波 E-mail: arcat@scut.edu.cn Contents Netlists Signal assignments Generics Constant and open ports Testbenches Configurations Netlists 起连线作用 例：Z=/A.B+A.C 两种实现方法：直接功能描述；由与、或、非门实现（Netlists） Netlist 也可以用实体entity声明。 更具体的描述： g2: And2 port map(z=q,x=p,y=b); Signal assignments 例：Z=x and y; 延时的情况： Z=x after 4 ns; 注意小于4ns的脉冲会被忽略。P43 Generics 当电路在不同的情况有不同的延时时间时，可以用generic来描述。例： Entity And2 is generic (delay:delay_length);//可在此设定默认值 ：=5ns port(x,y: in bit;z: out bit); End entity And2; Architecture ex2 of And2 is Begin z=x and y after delay; End architecture e