薛宏熙《数字逻辑设计》附录a教学材料.ppt

调用库元件 lpm_ram_d（续） 添加输入 / 输出引脚将此图形文件以文件名ram_5.bdf保存起来 为全加器创建一个符号图 使用命令File︱Create / Update︱Create Symbol for Current File 为全加器创建一个符号 该文件被自动命名为 full_adder.bsf 此全加器符号可被此后的高层设计所调用。 再设计一个 4 位加法器 利用原理图编辑器绘制 4 位 加法器（使用了全加器符号）： 4 位加法器功能模拟结果  VHDL设计描述与原理图混合的层次化设计 最底层为4 位加法器的VHDL描述 Adder4.vhd 见pp.36 - pp.37 将adder4.vhd指定为项目adder4 ; 对该项目进行编译和模拟，验证其正确性 功能模拟结果 4 位加法器的时序模拟结果 时序模拟结果  数组信号的波形编辑  为 4 位加法器创建一个符号  在图形编辑器中建立 8 位加法器原理图  在图形编辑器中怎样分拆数组信号 举例：将 a[7..0] 分拆为 a[7..4] 和 a[3..0] 分别连接到不同元件： 用粗实线连接到实例元件inst的对应端口a[width – 1..0]； 用鼠标左键选中该连线； 使用命令Edit︱Properties，出现对话框 在对话框中操作： 8 位加法器功能模拟结果  A.9 ?时序分析器 编译 模拟验证 时序分析 给出时延的各种情况 打开时序分析器窗口 使用命令 Processing︱Classic Timing Analyzer Tool 打开时序分析器窗口 在窗口中操作 时序分析结果实例 全加器 full_adder.bdf 的分析结果之一： 时序分析结果实例（续） 全加器 full_adder.bdf 的分析结果之二： 设计优化 综合工具优化时，按照哪个方向去优化？需要设计者在编译之前发出指示，称为约束条件。 面积优先； 速度优先； 兼顾（默认的选择）； 实例： VHDL描述的32位加法器。 EDA工具为QuartusⅡ。 综合前设置约束条件 使用命令：Assignments | Settings 选择速度优先 速度优先的编译结果 资源占用： 关键路径上的延迟时间： 选择面积优先 面积优先的编译结果 资源占用： 关键路径上的延迟时间： A.10 ?调用带参数的库元件 实例： 在原理图编辑器中调用库元件 lpm_ram_d， 它是一个带参数的存储器元件，本例 字长8位， 地址码长度5位（存储容量32字）。 调用库元件 lpm_ram_d 使用命令File｜New Project Wizard 出现对话框 在该对话框中创建新项目： 调用库元件 lpm_ram_d（续） 在出现的对话框中指定器件： 调用库元件 lpm_ram_d（续） 使用命令: File｜New | Block Diagram / Schematic File 出现原理图编辑器窗口： 调用库元件 lpm_ram_d（续） 双击鼠标左键（或使用命令Edit｜Insert Symbol） 在出现的对话框中选择库元件 调用库元件 lpm_ram_d（续） 指定输出文件类型和名称 调用库元件 lpm_ram_d（续） 指定元件lpm_ram_dq0的参数： 调用库元件 lpm_ram_d（续） 在出现的对话框中点击Next： 调用库元件 lpm_ram_d（续） 决定是否为存储器元件赋初值（否则，默认值为全0） 本例赋初值文件名ram_5.mif，（memory initialization file ，mif） 稍后需要编辑文件ram_5.mif，以确定存储器初值。 调用库元件 lpm_ram_d（续） 在出现的对话框中点击Finish 调用库元件 lpm_ram_d（续） 自动返回到原理图编辑器原理图编辑器中出现被调用的元件lpm_ram_dq0将此图形文件以文件名ram_5.bdf保存起来 进入文本编辑器 文本编辑器窗口 文件名后缀： VHDL： .vhd； Verilog： .v； AHDL: .tdf。 在文本编辑器中利用VHDL模板 选择Edit | Insert Template| VHDL（