第三章 存储系统(2)-精品·公开课件.ppt

3.4 高速存储器 3.4.1? 双端口存储器 3.4.2? 多模块交叉存储器 3.4.3? 相联存储器 3.4.1双端口存储器 [主存速度与CPU处理速度存在差距]　 ??? 由于速度上不匹配，相对低速的主存无法为CPU 提供快速的数据服务。如果在一个CPU周期中同时需 要用几个存储器字时，就更显主存速度的不足，这便 限制了CPU高速处理信息能力的发挥。 ??? 为了使CPU不至因为等待存储器读写操作的完成而 无事可做，通常需要采取一些加速CPU和存储器之间 有效传输的特殊措施，常用措施如下： 1.双端口存储器的逻辑结构 双端口存储器：? 是指同一个存储器具有两组相 互独立的读写控制线路,是一种高速工作的存储器。 ??? 它提供了两个相互独立的端口，即左端口和右端 口。两个端口分别具有各自的地址线、数据线和控制 线，可以对存储器中任何位置上的数据进行独立的存 取操作。　  某2K×16位双端口存储器IDT7133的逻辑功能方框 图演示 2.无冲突读写控制 当两个端口的地址不相同时，在两个端口上 进行读写操作，一定不会发生冲突。当任一端 口被选中驱动时，就可对整个存储器进行存 取，每一个端口都有自己的片选控制和输出驱 动控制。 表3.5　　无冲突读写控制 2.无冲突读写控制 当两个端口的地址不相同时，在两个端口上 进行读写操作，一定不会发生冲突。当任一端 口被选中驱动时，就可对整个存储器进行存 取，每一个端口都有自己的片选控制和输出驱 动控制。 3.有冲突的读写控制 [问题]：当两个端口同时存取存储器同一存储单元时， 便发生端口间的读写冲突。 [解决方法]：? 设置BUSY标志，采用仲裁逻辑。 ??? 由芯片上的判断逻辑决定由哪个端口优先进行读写操作， 而暂时关闭另一个被延迟的端口。 [仲裁原则]： 　1.CE判断: 如果地址匹配且在CE之前有效，则：片上的 控制逻辑在CEL和CER之间进行判断来选择端口，谁先有效， 谁就优先获得对存储器的读写控制权。。 　2.地址有效判断: 如果CE在地址匹配之前先有效，则：片上 的控制逻辑在左、右地址间进行判断来选择获得优先权的端口。表3.6 3.4.2多模块交叉存储器 1.存储器的模块化组织 　　通常，一个由若干个模块组成的主存储器是线性 编址的。这些地址在各模块有两种安排方式：一种是 顺序方式，一种是交叉方式。 　　顺序方式：见CAI演示。其特点为：某个模块进 行存取时，其他模块不工作；某一模块出现故障时， 其他模块可以照常工作；通过增添模块来扩充存储器 容量比较方便。但由于各模块串行工作，存储器的 带宽受到了限制。 　　交叉方式：这种方式的特点是：连续地址分布在 相邻的不同模块内，同一个模块内的地址都是不连 续的。地址码的低位字段经过译码选择不同的模块, 而高位字段指向相应模块内的存储字。这种方式对连 续字的成块传送可实现多模块流水式并行存取，因而 可大大提高存储器的带宽。 2.多模块交叉存储器的基本结构 四模块交叉存储器结构框图演示　 　　每个模块各自以等同的方式与CPU传送信息。CPU 同时访问四个模块，由存储器控制部件控制它们分时 使用数据总线进行信息传递。这是一种并行存储器结 构。 [定量分析]： 设：模块字长等于数据总线宽度，模块存 取一个字的存储周期为T，总线传送周期为τ，存储器的交叉 模块数为m，为了实现流水线方式存取，应当满足?： T=mτ???????? （m=T/τ称为交叉存取度） ??? 交叉存储器要求其实际模块数m*必须大于或等于m，以保证 启动某模块后经m*τ时间再次启动该模块时，它的上次存取操 作已经完成。这样，连续读取m*个字所需的时间为： t1=T+(m*-1)τ ???? 而顺序方式存储器连续读取m*个字所需时间为t2=m*T。可 见，交叉存储器的带宽确实大大提高了。 　　m=4的流水线方式存取示意图如下　　　 【例4】 设：存储器容量为32字，字长64位，模块数 m=4，分别用顺序方式和交叉方式进行组织。存储周期 T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。问顺 序存储器和交叉存储器的带宽各是多少? 【解】： 顺序存储器和交叉存储器连续读出m=4个字的信息总量都 是： q=64位×4=256位 顺序存储器和交叉存储器连续读出4个字所需的时间分别 是： 　　t2=mT=4×200ns=800ns=8×10-7s; 　　t1=T+(m-1)τ=200ns+3×50ns=350ns=3.5×10-7s 　　顺序存储器和交叉存储器的带宽分别是： 　　W2=q/t2=256÷(8×10-