数字系统设计教学资料-第四章时序逻辑电路1.ppt

* * * 任意序列计数器（续） r_reg = (others=’0’); elsif (clk’event and clk=’1’) then r_reg = r_next; end if; end process; -- next-state logic r_next = 011 when r_reg=000 else 110 when r_reg=011 else 101 when r_reg=110 else 111 when r_reg=101 else 000; -- r_reg=111 -- output logic q = r_reg; end two_seg_arch; Input pattern Output pattern 000 011 011 110 110 101 101 111 111 000 简单的设计例子 自由运行的二进制计数器 当计数器的值全部为1时，输出最大脉冲，并自动轮回 简单的设计例子 自由运行的二进制计数器 RTL原理图 简单的设计例子 二进制计数器 Syn_clr load en q* 操作 1 - - 00...00 同步清零 0 1 - d 并行载入 0 0 1 q+1 计数 0 0