第6章VHD程序设计.pptVIP

第6章VHDL程序设计 在硬件电子电路设计领域中，设计自动化工具已被广大硬件电子工程师所接收，它必将取代人工设计方法，成为主要设计手段。目前，作为硬件记述语言之一的VHDL已经成为各家EDA工具和集成电路厂家所普遍认同和共同推广的标准化硬件记述语言。掌握VHDL语言，学会用VHDL语言设计硬件电子电路，是系统设计必须掌握的一项技能。 本书在第5章重点介绍了CPLD器件结构原理，并介绍了具体系列的CPLD系列芯片，如何基于CPLD器件做应用设计，VHDL的掌握是设计关键。本章简要介绍VHDL的基本语法，应用系统开发的手段及开发流程，具体开发工具软件的使用方法等。 6.1 VHDL简介 目前最主要的硬件记述语言是VHDL和Verilog HDL。VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件记述语言,语法较自由。 VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授VHDL，在研究生阶段教授verilog。从国内来看，VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。 VHDL的英文全名是VHSIC（Very High Speed Integrated CircuitHardware Description Language），于1983年由美国国防部（DOD）发起创建，由IEEE（The Institute of Electrical and Electronics Engineers）进一步发展，并在1987年作为“IEEE标准1076”发布。从此，VHDL成为硬件记述语言的业界标准之一。此后VHDL在电子设计领域得到了广泛应用，并逐步取代了原有的非标准硬件记述语言。 VHDL作为一个规范语言和建模语言，后期出现了一些支持该语言的行为仿真器。由于创建VHDL的最初目标是用于标准文档的建立和电路功能模拟，其目的是在高层次上记述系统和元件的行为。VHDL不仅可以作为系统模拟的建模工具，而且可以作为电路系统的设计工具；可以利用软件工具将VHDL源码自动地转化为文本方式表达的基本逻辑元件连接图，即网表文件。这种方法显然对于电路设计是一个极大的推进。很快，电子设计领域出现了第一个软件设计工具，即VHDL逻辑综合器，它可以标准地将VHDL的部分语句记述转化为具体电路实现的网表文件。 VHDL语言具有很强的电路记述和建模能力，能从多个层次对数字系统进行建模和记述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。VHDL具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为记述和系统记述的能力，并在语言易读性和层次化结构化设计方面，表现了强大的生命力和应用潜力。 在CPLD的开发应用中，硬件电路构成的数据必须写入CPLD芯片内部。对硬件电路构成的设计就要使用相应的工具。VHDL就能很好的实现硬件设计。本节将详细介绍VHDL的概念及使用。 应用VHDL进行工程设计的优点是多方面的。 1）与其他的硬件记述语言相比，VHDL具有更强的行为记述能力，从而决定了他成为系统设计领域最佳的硬件记述语言。强大的行为记述能力是避开具体的器件结构，从逻辑行为上记述和设计大规模电子系统的重要保证。 2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 3）VHDL语句的行为记述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL记述设计转变成门级网表。 5）VHDL对设计的记述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。 6.2 VHDL设计基础 一般情况下，一个完整的VHDL语言程序通常被称作一个设计实体，它是VHDL语言设计中的基本单元。在硬件电路设计中，设计实体既可以记述像微处理器那样的复杂电路，也可以记述像门电路那样简单的电路，从而体现了VHDL语言记述的灵活性。 在一个设计实体中，它通常包括库（library），程序包（pachage），实体说明（entity declaration），结构体（architecture body）和配置（configuration）5个部分，其中实体说明和结构体是设计实体所必需的，而库、程序包和配置不是必需的