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CMOS分频器电路设计论文 　　1二分频单元设计　　本次设计基于TSPC实现2n分频，即二分频单元是最基本单元模块。本设计采用基于TSPC结构的D触发器搭建二分频单元。　　基于TSPC的D触发器　　基于TSPC的D触发器电路采用11个晶体管构成的四级钟控互补输出方式实现，其中D为输入信号，Q为输出信号，φ为时钟信号。从图中可以得到:当“φ=0”时，第1级电路将开启锁存器从而接收输入信号D，同时第2级的输出被预充电，第3、4级保持原有状态不变。当“φ=1”时，第1级的输出信号将作为第2级的输入，产生第2级新的输出信号，第3级将采样第2级的输出信号传送输出到第4级，第4级反相输出对应信号得到输出Q值。由于采用动态结构，该触发器晶体管数目少，且功耗较低，有利于达到后续多级级联结构中高性能、低功耗的设计目标。　　基于D触发器的二分频电路　　基于D触发器的二分频电路由13个晶体管构成的互补反馈控制电路实现。当输入信号D频率为500MHz，脉冲电压为，从图中可以看到，基于TSPCD触发器构成的二分频单元可以准确地实现二分频的功能。　　二分频电路的优化　　采用TSPC动态D触发器结构实现二分频电路，虽然在晶体管数目和功耗方面获益，但同时代价是电路对噪声更加敏感。而衬底噪声是对分频器电路影响较大的噪声源之一。针对上述问题，本设计在电路结构方面对二分频单元电路进行改进，增加了噪声通路方式从而有效降低分频器电路对衬底噪声的灵敏度，提高电路的抗噪声能力。优化后的二分频电路如图5(a)所示，对应仿真结果如图5(b)所示。　　2仿真结果　　将6个二分频单元串联即得到对应的26分频器电路。(a)、6(b)、6(c)、6(d)、6(e)、6(f)分别给出了对应分频器电路在500MHz输入情况下2分频、4分频、8分频、16分频、32分频、64分频信号输出。从图中可以看出:输入信号周期为2ns(频率500MHz)，Q1的输出为4ns，即实现了2分频(2的1次方);Q2的输出为8ns，即实现了4分频(2的2次方);Q3的输出为16ns，即实现了8分频(2的3次方);Q4的输出为32ns，即实现了16分频(2的4次方);Q5的输出为64ns，即实现了32分频(2的5次方);Q6的输出为128ns，即实现了64分频(2的6次方)。综上所述，电路可以对输入信号500MHz进行2的N(N小于等于6)次方分频。另外，由于二分频单元电路的高性能低功耗优势，总的分频器电路在实现高性能分频功能的同时不会引入太大的功耗，适于低功耗应用。对单个二分频单元电路和总电路功耗仿真仿真结果表明，单个二分频单元电路静态功耗为μW，总电路静态功耗为μW。　　3版图设计　　二分频单元版图　　在版图的设计中，现有文献中大多数的分频器设计都是将VDD和GND环绕包围版图中的MOS管。本设计根据本次分频器设计的实际布局，采用2个U型的版图设计，避免了面积方面的浪费。另外，该设计有利于消除分频器应用中部分噪声。每个二分频单元的版图面积仅为18×μm2。　　总体版图　　基于二分频单元版图，在CadenceVirtuso平台下，设计了总的26分频器电路版图，如图8所示。后仿真结果完成电路版图后，为了验证电路加入寄生参数后的功能正确性，提取电路版图寄生参数对电路进行后仿真，结果如图9所示。瞬态仿真结果表明:该电路实现了500MHz输入情况下2分频、4分频、8分频、16分频、32分频、64分频的信号输出。　　4结束语　　本文设计了一种适用于高速低功耗数字集成电路应用的CMOS分频器电路。仿真结果表明:该电路实现了500MHz输入情况下2分频、4分频、8分频、16分频、32分频、64分频的信号输出。由于采用TSPC动态D触发器电路的二分频单元级联实现CMOS分频器电路，同时在结构方面进行了优化，与同类电路相比有效降低衬底噪声对电路性能的影响。由于该分频器电路使用的晶体管数目少、尺寸小，对应功耗低，更符合当代高性能低功耗电子设备的应用要求。