《ASICDesign》课件.pptVIP

module add(co,s,a,b,c); input a,b,c; output s,co; sum s1(s,a,b,c); carry c1(co,a,b,c); end module module carry(co,a,b,c); input a,b,c; output co; wire x,y,z; and g1(x,a,b); and g2(y,a,c); and g3(z,b,c) or3 g4(co,x,y,z) end module 第二章ASIC设计流程和方法 开关级描述(1) module carry (co, a, b, c); input a, b, c; output co; wire il, i2, i3, i4, i5, i6; nmos nl (i3, i4, a); nmos n2 (i4, vss, b); nmos n3 (i3, i5, b); nmos n4 (i5, vss, c); nmos n5 (i3, i6, a); nmos n6 (i6, vss, c); nmos n7 (co, vss, i3); pmos pi (il, vdd, a); pmos p2 (i2, il, b); pmos p3 (i3, i2, c); pmosp4 (il, vdd, b); pmos p5 (i2, il, c); pmos p6 (i3, i2, a); pmos p7 (co, vdd, i3); end module 第二章ASIC设计流程和方法 开关级描述(2) module carry (co, a, b, c); input a, b, c; output co; wire il, i2, i3, i4, en; nmos nl (il, vss, a); nmosn2 (il, vss, b); nmos n3 (en, il, c); nmos n4 (i2, vss, b); nmos ns (en, i2, a); pmospl(i3,vdd,b); . pmos p2 (en, i3, a); pmos p3(cn, i4, c); pmos p4 (i4, vdd, b); pmos p5 (i4, vdd, a); pmos p6 (co, vdd, en); pmos n6 (co, vss, en); end module 第二章ASIC设计流程和方法 2.2.4 物理描述 module add4; input a [3:0], b[3:0]; input ci; output s [3:0], outpu c4; boundary [0, 0, 100, 400]; port port a [0] aluminum width=l origin =[0, 25]; port b [0] aluminum width=l origin =[0, 75]; port ci polysilicon width=l origin =[50, 0]; port a [0] aluminum width=l add so origin=[0,0] add a1 origin=[0,100] end module 第二章ASIC设计流程和方法 2.3 设计流程 2.3.1 bottom-Up 自底向上(Bottom-Up)设计是集成电路和PCB板的传统设计方法,该方法盛行于七、八十年 设计从逻辑级开始，采用逻辑单元和少数行为级模块构成层次式模型进行层次设计，从门级开始逐级向上组成RTL级模块，再由若于RTL模块构成电路系统 对于集成度在一万门以内的ASIC设计是行之有效的,无法完成十万门以上的设计 设计效率低、周期长，一次设计成功率低 第二章ASIC设计流程和方法 2.3 设计流程 2.3.2 Top-Down设计 Top-Down流程在EDA工具支持下逐步成为IC主要的设计方法 从确定电路系统的性能指标开始，自系统级、寄存器传输级、逻辑级直到物理级逐级细化并逐级验证其功能和性能 第二章ASIC设计流程和方法 关键技术 首先是需要开发系统级模型及建立模型库，这些行为模型与实 现工艺无关，仅用于系统级和RTL级模拟。 系统级功能验证技术。验证系统功能时不必考虑电路的实现结 构和实现方法，这是对付设计复杂性日益增加的重要技术，目前系统级DSP模拟商