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ＳＲＡＭ加固外围电路设计研究 　　１新型ＤＤＩＣＥ单元设计　　１．１读写线路分离改进　　针对经典ＤＩＣＥ结构读数据出现的问题，本文提出了分离读写线的结构。本结构中，ＷＬ只控制写时序，此外增加了四个读管Ｎ８、Ｎ９、Ｎ１０、Ｎ１１，并通过ＲＬ控制读时序．存储节点Ｘ１、Ｘ２分别与Ｎ９、Ｎ１０的栅极相连，因而读数据时，不存在与外界的通路，减少了存储节点电荷的泄放，避免了外界的干扰［８］．这样一方面可以降低功耗，另一方面可以防止在读数据期间存储值受到破坏，使数据更加稳定．　　１．２加延时的新型ＤＤＩＣＥ结构　　写数据时，ＷＬ拉高，相互间隔的存储节点依然连通，容易受到离子轰击发生翻转．经过分析，增加一条延时位线ＢＤ，同时去掉两个写管Ｎ５、Ｎ７，保留两个相间隔的写管Ｎ４、Ｎ６，并且将Ｎ４、Ｎ６的源极分离开来，分别连至位线Ｂ和延时位线ＢＤ．如图３所示．由于ＤＩＣＥ的特殊结构，同时改变两个相互间隔的存储节点的存储值，就可以改写ＤＩＣＥ单元的存储值．本设计去掉了两个写管，只通过两个写管Ｎ４、Ｎ６向两个相间隔的节点Ｘ０、Ｘ２写入数据来完新型ＤＤＩＣＥ结构成写任务；ＤＩＣＥ的另一个特性是：同一时刻，只改变四个存储节点的一个节点值，不会改变整个ＤＩＣＥ单元的存储值，这也是其抗单粒子翻转的本质和恢复机制所在．单粒子轰击产生的ＳＥＴ翻转脉冲一般小于１ｎｓ，为了将外界的翻转脉冲滤除，将位线信号做１ｎｓ延时，输出到延时位线ＤＢ，延时位线ＢＤ通过写管Ｎ６连接至节点Ｘ２，位线经过写管Ｎ４连接至节点Ｘ０．这样在写数据时翻转脉冲不会同时到达节点Ｘ０和Ｘ２，进而不会使整个存储单元的存储值发生改变．当向ＤＩＣＥ单元中写入０时，ＷＬ信号为高，存储节点Ｘ０、Ｘ１、Ｘ２、Ｘ３的值分别是０１０１，在写数据期间如果遇到位线受单粒子干扰产生干扰脉冲ΔＬ，则延时１ｎｓ后ＢＤ也会出现一个ΔＬ的脉冲．Ｂ上的高脉冲到来时，ＢＤ上的脉冲还未到来，考虑最坏情况，Ｘ０节点的值改变为１，则Ｎ３管导通，进而Ｘ３节点变０；但是受Ｘ０节点控制的Ｐ１管和受Ｘ３节点控制的Ｎ２管截止，Ｘ１、Ｘ２节点的存储值被锁住，保持了原来的１０值；干扰脉冲过后，受Ｘ１、Ｘ２的反馈，Ｎ０、Ｐ３保持导通，将Ｘ０节点拉低，Ｘ３节点拉高，恢复为０１０１；同理ＢＤ的脉冲到来时，Ｂ上的翻转脉冲已将恢复，Ｘ１、Ｘ２节点值发生翻转，Ｘ０、Ｘ３值保持，通过反馈Ｘ１、Ｘ２恢复原来的值．由于脉冲宽度小于延时宽度，来自位线的干扰脉冲就不会同时到达节点Ｘ０、Ｘ２，即干扰脉冲不会使ＤＤＩＣＥ单元翻转．　　１．３译码电路的加固　　地址译码电路是ＳＲＡＭ不可缺少的组成部分，其主要由一些组合逻辑构成，因此容易受到高能粒子的轰击而产生单粒子瞬态效应ＳＥＴ．在读写数据时，如果地址位在译码电路中产生翻转脉冲，则有可能读出错误地址的数据，或将数据写入错误存储单元，从而对数据造成严重的破坏．本文加入了对译码电路的加固，即向译码电路的输出端加入滤波单元滤波电路是有一个延时单元和一个ｍｕｌｌｅｒ门以及一个反相器组成．ｍｕｌｌｅｒ门的特性是只要Ｘ１、Ｘ２不同时为高或者低电平，输出端就保持原值不变．　　２加固设计仿真　　本文采用Ｃａｄｅｎｃｅ的Ｓｐｅｃｔｒｅ仿真软件对新设计的ＤＤＩＣＥ单元及外围电路进行了抗单粒子仿真．在半导体集成电路中，受到单粒子轰击会产生大量的电荷，在电场的作用下形成脉冲电流，通常在仿真中采用向敏感节点注入一定宽度的脉冲电流的方法来模拟单粒子轰击．　　２．１读数据仿真　　ＤＩＣＥ单元的存储值为“１”，即各节点值为“１０１０”．在读数据期间的３４ｎｓ时刻注入脉冲，使反位线的电位发生翻转［１４］．而读写线路分开的ＤＤＩＣＥ单元，读数据时反位线与存储单元隔离，所以在３４ｎｓ时，反位线上的错误值并没有引起存储单元的翻转．为了精确评估ＤＤＩＣＥ存储单元的抗ＳＥＴ能力，对读数据期间的抗ＳＥＴ翻转脉冲效果做了仿真统计，ＳＥＴ脉冲宽度以步进０．１ｎｓ从０．１ｎｓ到１．５ｎｓ分别对ＤＩＣＥ和ＤＤＩＣＥ做了测试。　　２．２写数据仿真　　设置在５ｎｓ时开始向被测存储单元写入数据“０”，写周期为５ｎｓ．正常情况下写周期结束后，ＤＩＣＥ存储节点值应该是“０１０１”．在写周期结束的前受到单粒子轰击，使写数据总线产生１ｎｓ的翻转脉冲［１５］．为传统ＤＩＣＥ受到单粒子轰击时的仿真图．由于位线Ｂ和反位线ＢＬ同时发生翻转，四个ＤＩＣＥ存储节点同时暴露在翻转的位线与反位线面前与之导通，因而发生了翻转。　　２．３仿真统计　　基于ＳＭＩＣ０．１３μｍ工艺，用Ｃａｄａｎｃｅ编辑器对新型ＤＤＩＣＥ单元进行了实现，版图截图如图１０所示．在Ｓｐｅｔｒｃ中搭建仿真环境，对它们读写数据功耗以及面积做了对比与经典的ＤＩＣＥ单元相比，新型ＤＤＩＣＥ单元在写数据时功耗增加了１３．８％，