《华为_VHDL设计风格和实现》课件.pptVIP

下载本文档

5
0
约2.21万字
约 52页
2018-11-16 发布于广西
举报
版权申诉

《华为_VHDL设计风格和实现》课件.ppt

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

VHDL设计风格和实现内容概述一、同步设计二、速度三、资源四、其他一、同步设计什么是同步设计？同步设计：上游数据到下游逻辑单元的传递是通过时钟来同步的。 - 只要能满足时延要求，就可以确保下游逻辑单元能正确采样到上游数据。异步设计：上游数据发生变化的时机是不确定的，甚至会出现中间态。 - 下游逻辑对上游数据的采样是不确定的，会发生数据传递的错误。门产生的时钟有问题此例中，计数终点信号会产生毛刺，使用该信号作时钟会引起问题。 - MSB布线更短，信号变化先到达与门。与门会“感知”到1111的中间态。由于与门为电平敏感，会输出高电平的毛刺，从而引起寄存器的误动作。相应的VHDL代码 signal Counter: std_logic_vector(3 downto 0); signal TC: std_logic; signal flop: std_logic; process(Clk) begin if rising_edge(Clk) then Counter = Counter + 1; end if; end process; TC = ‘1’ when Counter=“1111” else ‘0’; --TC为组合逻辑输出 process(TC) begin if rising_edge(TC) then --使用组合逻辑输出作时钟，是异步设计，禁止！！！ flop = … end if; end process; 毛刺和同步设计组合逻辑的毛刺通常总是存在，难于甚至无法消除毛刺只有在异步设计中（连接到时钟、异步复位、锁存器的使能端）才存在问题在同步设计中，由于寄存器在时钟沿才会动作，只要能满足时延要求，就能确保采样到稳定正确的结果毛刺无法消除，但其造成的问题却可以消除采用同步设计并达到时延要求安全同步化异步输入一例——去抖动逻辑相应的VHDL代码 signal AsynInput: std_logic; signal InputReg: std_logic; signal Delay: std_logic; signal SynInput: std_logic; process(SynInput, AsynInput) begin if SynInput=‘1’ then --此置位为寄存器信号，为同步设计，可行 InputReg = ‘0’; if rising_edge(AsynInput) then InputReg = ‘1’; end if; end process; process(Clk) begin if rising_edge(Clk) then Delay = InputReg; SynInput = Delay; end if; 相应的VHDL代码 signal Counter: std_logic_vector(3 downto 0); signal TC: std_logic; signal flop: std_logic; process(TC, Clk) begin if TC=‘1’ then --此复位为寄存器信号，为同步设计，可行 Counter = “0000”; TC = ‘-’; elsif rising_edge(Clk) then Counter = Counter + 1; if Counter=“1110” then --注意和异步设计中TC信号的比较 --此处TC为寄存器输出 TC = ‘1’; else TC = ‘0’; end if; end if; end process; 相应的VHDL代码例2 signal Counter: std_logic_vector(3 downto 0); signal TC: std_logic; signal s: std_logic; process(Clk) begin if rising_edge(Clk) then if INPUT=‘1’ then Counter = Counter + 1; end if; if TC=‘1’ then --TC 用在寄存器的CE端，为同步设计，可行 s = DATA; end if; end if; end process; TC = ‘1’ when Counter=“1111” else ‘0’; --TC为组合逻辑输出二、速度中间态、时延和速度当寄存器间数据传递的时延超过一