数字电路逻辑设计课件(精品·公开课件).ppt

;（一）库和程序包;（一）库和程序包;（一）库和程序包;（二）库和程序包;（一）库和程序包;（一）库和程序包;（二）库和程序包;（二）VHDL的实体(Entity );实体名: 对实体的命名，要求实体名必须与存盘文件名相同。 ;（二）VHDL的实体(Entity );端口说明 ;其中端口名是设计者为实体的每一个对外通道所取的名字，通常为英文字母加数字，名字的定义有一定的惯例，如Clk 表示时钟，D开头的端口名表示数据，A开头的端口名表示地址。 Clk Data Address;端口的五种模式 ;端口的五种模式;端口的五种模式;端口的五种模式;端口的五种模式;端口的五种模式;Out与Buffer的区别;（三）结构体 ;（三）结构体 ;（三）结构体 ;（三）结构体 ;例：采用数据流描述方式设计（依据真值表） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nor2_v2 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC); END nor2_v2; ARCHITECTURE dataflow OF nor2_v2 IS BEGIN PROCESS (a,b) VARIABLE comb : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN comb := a b; ;CASE comb IS WHEN 00= y =‘1; WHEN 01= y =‘0; WHEN 10= y =‘0; WHEN 11= y =0; WHEN OTHERS = y =X; END CASE; END PROCESS; END dataflow; ;a b y 0 0 0 0 1 1 1 0 1 1 1 0;例：采用数据流描述方式设计的异或门 （依据真值表） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY xor2_v2 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC); END xor2_v2; ARCHITECTURE dataflow OF xor2_v2 IS BEGIN PROCESS (a,b) VARIABLE comb : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN comb := a b; ;