《信号完整性》-精选课件.pptVIP

* PDN工程化建模 PDN互连在频域可分为5个区段，图13-10示出5个区段。 图13-10 芯片看到的PDN5个部件作用的不同频域区段 阻抗，Ω 频率，Hz 最低频率： VRM 体电容器 陶瓷去耦电容器 PCB平面 体去耦电容器： 钽，电解 板级PDN设计 封装 IC封装制约 最高频率： 片上电容 5.3 PI问题的根源 实际的PDN，不是单纯的电阻性阻抗，而是一个复阻抗。其中，包括互连的感抗与容抗。从片上焊盘看过去的PDN阻抗，通常是一个与频率相关的阻抗，记为Z(f)，如图13-3所示。 * 图13-3 从VRM经PDN连到芯片焊盘。PDN的复阻抗ZPDN(f)造成了PDN互连上的压降 芯片 * 如果芯片是汲取一个恒定DC电流，那么，DC电流将在PDN互连电阻上产生压降，即IR压降。 当芯片电流在直流电平上发生波动时，PDN上的压降也随之波动，从而芯片焊盘上的电压也将会波动。 当具有一定频谱宽度的波动电流I(f)流过PDN的复阻抗时，PDN上将会产生电压降V(f)： (13-1) 其中： Z(f)为由芯片焊盘看到的PDN阻抗曲线 * 由于PDN上有压降，芯片难以得到由稳压器输出的恒定直流电压。为了使芯片焊盘上电压纹波电压的噪声容差，芯片看PDN的阻抗必须某一最大允许值，即目标阻抗(Target Impedance)。从裸芯片焊盘往电源分配网络看过去的输入阻抗界限值，即目标阻抗Ztarget。 目标阻抗是评估一个电源网络的重要标杆性参数，它等于电源能容忍的电压纹波除以最大瞬变电流。 同样大小的去耦稳压/降噪滤波要求，随着瞬变电流的增大，将对应更小的目标阻抗Ztarget。 * (13-2) 其中：Vripple为芯片的电压噪声纹波容差，单位为V ZPDN(f)为由芯片焊盘看过去的PDN阻抗曲线，单位为Ω Ztarget为所允许的PDN最大目标阻抗，单位为Ω (13-3) * 5.2 小结 1. 设计PDN的目标是从芯片焊盘到VRM间有一个较低的阻抗。 2. VRM和体去耦电容器在低频时能够提供低阻抗。 3. 应尽一切可能使体电容器拥有较低的回路电感。 * 4. 芯片与封装的设计主要对100 MHz及其以上频率范围内的阻抗产生影响。设计准则是使芯片的装连电感较低，增加更多的片上去耦电容，并在封装中加装低电感的去耦电容器。 5. PDN设计中首先要确定目标阻抗。可以通过器件功耗的最坏情况近似得到。 6. 封装引脚电感以及从电路板到电源/地腔体的过孔从根本上限制了板级阻抗的高频设计。 * 7. 在板级，应该尽一切可能去减小从电容器到封装的回路电感。 8. 重要的设计准则：在相邻电源/地平面层间使用薄介质，将电源/地平面层靠近电路板表面层放置；在电容器与连到电源/地腔的过孔间使用短而宽的表面走线；在顶层的封装附近放置电容器，当扩散电感饱和时，在电路板底层、封装的正下方放置一定数量的电容器。 * 9. 影响采用电容器个数的主要因素是电容器的ESL值以及板级去耦的最高频率。 10. 当板平面电容和去耦电容器在低频产生并联谐振时，可以仔细选择电容器的容值，以使所用电容器的个数最少。 11. 对于超低阻抗的设计，电容器容值大小不如电容器个数及其ESL重要。所有电容器的容值都相同也可以达到很好的效果。 * 12. 关于并联谐振峰值，具有最低容值的电容器将拥有最大的ESR，从而会提供一定的阻尼以降低峰值阻抗。 13. 为得到超低阻抗，封装中加入电容器极为重要。它们的使用将会减少对板上电容器的需求。 14. 对于超低阻抗PDN的设计，通过对芯片、封装和板级PDN的协同设计，将会给出最佳性价比的解决方案。 * * 由于a、b中电流方向相反，于是支路b周围的磁力线净匝数为： (6.10) 其中，Lb －Lab称为支路b的净电感。 当相邻电流的方向相反时，正是净电感才决定着当回路电流变化时支路a、b两端感应电压的大小。 如果支路b是返回路径，则称在路径b上产生的电压为地弹。 * 返回路径上的地弹电压降为： (6.11) 其中：Vgb 地弹电压 L net 返回路径的净电感 Lb 返回路径支路的局部自感 Lab 返回路径和初始路径之间的局部互感 从上式可知，为了减小地弹，有两条途径： 第一，尽可能减小回路电流的变化率(减缓上升边)； 第二，尽可能减小Lnet，即减小自身的局部自感；同时尽量增大两支路间局部互感。 减小返回支路的局部自感，需要令返回路径尽可能短而宽(这就是为什么使用平面？)； 增大返回路径和初始路径间互感，二者需要尽量靠近。 设计规则：尽可能让返回电流靠近初始电流，这样可以减小线的净电感。 * 相邻电流同向情况举例： 电流方向相同，互磁力线