数字电路逻辑设计 第五章(精品·公开课件).ppt

5.2.1基本RS触发器 逻辑功能 6 波形图 例1 在用与非门组成的基本RS触发器中，设初始状态为0，知输入R、S的波形图，画出两输出端的波形图。 5.2.3 基本触发器的特点总结 1.有两个互补的输出端，有两个稳定的状态。 2.有复位、置位、保持三种功能。 3.复位输入端、置位输入端，可以是低电平有效， 也可以是高电平有效，取决于触发器的结构。 4.由于反馈线的存在，无论是复位还是置位，有效 信号只需要作用很短的一段时间。 5.3 钟控（同步）触发器 工作原理 逻辑功能描述（在CP=1） 7）工作波形 5.3.5电位触发方式的工作特性 3.钟控RS触发器存在的空翻现象 5.3.4 钟控 T 触发器 1.电路组成 D R D S Q Q T CP 5.3 钟控（同步）触发器 2.特征方程 CP=1时，特征方程 3.状态转移真值表 1 Qn 0 Qn+1 T 5.3 钟控（同步）触发器 4. 状态转移图 5.激励表 5.3 钟控（同步）触发器 例1 钟控RS触发器及逻辑门组成如下时序电路，其输入CP、D端波形如图所示，设触发器初态为1，试画出触发器Q 端的输出波形。 解：时钟RS触发器S=D，R= D, 电路只有置0、置1两种逻辑动作。 S(R) 5.3 钟控（同步）触发器 1.电位触发方式——当钟控信号CP为低（高）电平时，触发器不接受输入激励信号，触发器状态保持不变；当钟控信号CP为高（低）电平时，触发器接受输入激励信号，状态发生转移。 2.电位触发方式的特点： 在约定钟控信号电平（CP=1或CP=0）期间，输入激励信号的变化都会引起触发器状态的改变； 在约定钟控信号电平（CP=0或CP=1）期间，无论输入激励信号如何变化，触发器状态保持不变。 5.3 钟控（同步）触发器 ? 钟控RS触发器在CP的有效电平期间，R、S如果发生多次变化，触发器的状态也随着变化多次。对信号的敏感时间长，抗干扰能力差。 解决办法? 5.3 钟控（同步）触发器 5.4 主从触发器 一、 主从触发器基本原理 为了避免空翻现象可以采用具有存储功能的触发引导电路，主从结构的触发器就是这类电路。 ① 输出状态变化的时刻在时钟的下降沿。  ② 输出状态如何变化，则由时钟CP下降沿到来前一瞬间的R、S值按RS触发器的特征方程来决定。 1、主从RS触发器 S CP R G 8 G 7 G 9 G 5 G 6 1 Q Q G 3 G 1 G 2 G 4 主触发器 从触发器 1 Q’ Q’ 0 0 1 5.4 主从触发器 2、主从JK触发器 主触发器 从触发器 5.4 主从触发器 二、 主从JK触发器主触发器的一次翻转 所谓一次翻转现象是指在CP=1期间，主触发器接收了输入激励信号发生一次翻转后，主触发器状态就一直保持不变，它不再随输入激励信号J、K的变化而变化。 主从JK触发器数据输入端抗干扰能力较弱。 主从JK触发器的工作波形图 5.4 主从触发器 三、主从触发器的脉冲工作特性 以上图 所示电路为例来说明触发器工作时，对时钟CP及激励信号J、K的要求。 ① 时钟CP由0上跳至1及CP=1的准备阶段，要求： CP=1的持续期tCPH≥2tpd。 ② CP由1下跳至0时，主触发器的状态转移至从触发器。 要求： 要求CP=0的持续期tCPL≥3tpd。 ③ 为了保证触发器能可靠地进行状态变化，允许时钟信号的最高工作频率为 5.5 边沿触发器 边沿触发器不仅可以克服电位触发方式的多次翻转现象，而且仅在CP上升沿或下降沿，才对输入信号响应，这样大大提高了抗干扰能力，工作更为可靠。  一、 维持—阻塞式D触发器 维持—阻塞式D触发器 预 置 端 清 零 端 1 0 1 0 0 1 1 1 1 1 1 1 1 0 基本RS触发器 5.5 边沿触发器 CP＝0 维持—阻塞式D触发器 SD=RD =1 0 1 1 1 1 Qn+1=Qn D D CP = 0 期间D信号存于Q6 1 1 5.5 边沿触发器 CP由0变1 维持—阻塞式D触发器 D D D D D D SD=RD =1 1 1 5.5 边沿触发器 CP＝1 维持—阻塞式D触发器 SD=RD =1 D D 1 若Q3=0， Q4=1 0 1 1 0 置0维持线 1 0 1 置1阻塞线 1 1 5.5 边沿触发器 CP＝1 维持—阻塞式D触发器 D D 1 若Q3=1， Q4=0 1 0 0 置1维持线 1 1 SD=RD =1 1 置0阻塞线 1 1 5.5 边沿触发器 分析结果： SD和RD为直接异步置1和置0端。 当RD=0，SD=1，保证触发器可靠置0。