一种改良式可扩充之8位元数位比较器设计AnImproved-电子工程系.PDFVIP

一種改良式可擴充之8位元數位比較器設計 An Improved Expandable 8-bit Digital Comparator Design 1 2 3 劉偉行 鄒昌廷 王晟瑋 Weihsing Liu1 Changting Zou2 Chengwei Wang3 國立虎尾科技大學 電子 工程系1 國立虎尾科技大學 光電與材料科技研究所2, 3 台灣 雲林縣 Department of Electronic Engineering , National Formosa University.1 Graduate Institute of Electro-Optical and Materials Science, National Formosa University.2, 3 Yunlin , TAIWAN. 1 2 3 whliu@.tw , changtingzou@.tw , milk_tea_boy@ 摘要 底效應的嚴重影響 ，而且因為輸入位元的增加，設計上 本論文提出ㄧ種利用二位元數位比較器實現之可 也必須有所改變 ，甚至重新規劃，造成電路擴充不易以 擴充式 8位元數位比較器 。本電路可運用在兩個八位元 及電路複雜度的增加 。一種使用擴充模組的可擴充式數 二進位數字比較 ，以確定其中一個數字是小於、等於或 位比較器電路 [1,3] ，可改進傳統式電路的複雜性以及擴 者大於另一個數字 。相較於傳統之 8位元數位比較器 ， 充不易的缺點，然而隨著位元數的增加，擴充模組必需 可擴充式 8位元數位比較器具有易於擴充之優點 。本電 重複使用 ，因此也可能造成額外的信號 延遲 。為了有較 路經由 HSPICE的電路模擬軟體模擬 ，在使用 0.35微米 佳的操作頻率和較低的信號延遲時間 ，本論文提出一種 N-Well 2P4M的製程參數下 ，電路操作頻率可達到 新的方法 ，利用二位元的數位比較器 一次比較 2 個位 元，作為設計 多位元數位比較器的基礎，預期將可改善 100MHz 。同時 ，當供應電壓為 3.3伏特時 ，平均消耗功 率為0.479mW 。 傳統式可擴充數位比較器缺點 。 II.電路架構與工作原理 關鍵詞 ：數位比較器 、基底效應、可擴充 數字的比較是一種運算 ，其目的在於確定被比較的 數字中 ，其中一個數字是否大於、小於或等於另一個數 Abstract 字。比較器是一種組合邏輯電路，可用於比較兩個數字 An 8-bit expandable digital comparator, realized by 之大小 ，以確定它們的關係。當比較兩個 N 位元數字 two-bit comparators, has been proposed in this paper. The 時 ，其真值表中需要有2的 N 次方種組合。圖 1所示之 proposed c