时序电路pps-西安理工大学.PPTVIP

第9章 时序电路（触发器） 内容提要 引言 锁存器 静态锁存器 动态锁存器 寄存器 施密特触发器 时序逻辑电路的基本单元 1. 静态锁存器 2. 动态锁存器 基于MUX的 Latches 1.触发器的建立时间（setup time)、维持时间（hold time)和延迟时间tC-Q 2.触发器电路：正负电平灵敏的两个Latch构成主从（Master-Slave ）边沿触发器 正负电平灵敏的两个Latch构成主从（Master-Slave ）边沿触发器 建立时间仿真 3.时钟重叠问题 4.两相时钟 两相时钟发生器 5.C2MOS Register 对时钟重叠不敏感 7.施密特触发器 一般的反向器 一般的反向器 施密特触发器 施密特触发器 施密特触发器可以有效抑制噪声 用施密特触发器可以抑制噪声 CMOS Schmitt Trigger 逻辑阈值与晶体管尺寸的关系 Schmitt Trigger VTC CMOS Schmitt Trigger (2) 在时钟信号到来后，输入信号应该保持的时间 维持（hold)时间:thold thold Thold=0 QM的值维持D的值，OK Thold0 只要QM的值维持D的值，OK 在时钟信号到来之后，输出信号发生变化所需时间 传输延迟时间:tc-q Volts tc-q(LH) tc-q(HL) 传输门主从（Master-Slave ）边沿触发寄存器的传输延迟 tc-q tpd-T3 tpd-I6 ∑ tc-q= tpd_inv + tpd_t CLK CLK A B (a) 电路结构 X D Q CLK CLK !clk clk 理想的时钟 !clk clk 非理想的时钟 时钟倾斜（skew) 1-1 overlap 0-0 overlap D clk X !clk !Q !clk Q clk B A P1 P2 P3 P4 I1 I2 I3 I4 （1）当Clk 和!Clk 同时为高时，A 点同时为D 和B 点驱动，造成不定状态 （2）当Clk 和!Clk 同时为高一段较长时间时，D 可以直接穿通经过主从触发器 （3）采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错 D clk1 X clk2 !Q clk2 Q clk1 B A P1 P2 P3 P4 I1 I2 I3 I4 clk2 clk1 master transparent slave hold master hold slave transparent 动态存储 tnon_overlap clk clk1 clk2 A B clk B clk1 clk2 A Clocked CMOS 动态寄存器 M 1 D Q M 4 M 2 0 0 V DD X M 5 M 8 M 6 V DD (a) (0-0) overlap M 3 M 1 D Q M 2 1 V DD X M 7 1 M 5 M 6 V DD (b) (1-1) overlap 数据D（0）可以传递到X（1）， 但不会传递到Q 数据D（1）可以传递到X（0）， 但不会传递到Q（但有维持时间要求） !clk clk D Q Clk Clk’ 6.脉冲触发（Pulsed)寄存器 优点：晶体管数目少，时钟负载小 缺点：设计验证复杂 常用于高性能处理器中 (TSPC) 建立时间: 0 维持时间: 脉冲宽度 延迟时间: 2INV 电压传输特性曲线VTC类似于磁滞回线 对变化缓慢的输入信号输出信号能快速响应 t v VM=VDD/2 Vin Vout VM t v VM=VDD/2 Vin Vout VM 输出信号从高到低翻转的逻辑阈值 输出信号从低到高翻转的逻辑阈值 t v VM＋ Vin Vout VM+ VM－ VM- VM+ t VIN VM+ VM- t VOUT 反相器的阈值取决于P管和N管的尺寸之比。 Vout为0时，相当于M4与M2并联，为1时，相当于M3与M1并联，从而相当于改变了两管尺寸之比。 V in M 2 M 1 V DD X V out M 4 M 3 * * 半导体 集成电路 学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期 电子工程系 余宁梅 组合逻辑 Outputs Inputs 一、引 言 输出直接与输入的某种逻辑组合相关 逻辑电路 Outputs Inputs 输出不仅与当前输入，而且与前一个输出相关 存储元件 对组合逻辑电路 组合逻辑 对时序逻辑电路 时序逻辑 保持 无条件反映输入信号的变化 有条件反映输入信号的变化 逻辑运算 Outputs Inputs 数据保持电路 时序逻辑电路的构成 数据保