低功耗复合逻辑门设计-集成电路工程专业论文.docx

万方数据 万方数据 独 创 性 声 明 本人郑重声明：所呈交的论文是我个人在导师指导下进行的研究工 作及取得研究成果。尽我所知，除了文中特别加以标注和致谢的地方 外，论文中不包含其他人已经发表或撰写的研究成果，也不包含为获得 宁波大学或其他教育机构的学位或证书所使用过的材料。与我一同工作 的同志对本研究所做的任何贡献均已在论文中做了明确的说明并表示了 谢意。 若有不实之处，本人愿意承担相关法律责任。 签名： 日期： 关于论文使用授权的声明 本人完全了解宁波大学有关保留、使用学位论文的规定，即：学校 有权保留送交论文的复印件，允许论文被查阅和借阅；学校可以公布论 文的全部或部分内容，可以采用影印、缩印或其他复制手段保存论文。 （保密的论文在解密后应遵循此规定） 签名： 导师签名： 日期： 宁波 宁波大学硕士专业学位论文 低功耗复合逻辑门设计 摘 要 随着半导体工艺进入深亚微米阶段以及 CMOS 集成电路技术的发展，集成电路的工作 频率和集成度不断提高，功耗问题日益演变成超大规模电路设计的瓶颈。在集成电路设计 中，复杂的逻辑功能可以通过调用逻辑门来实现。但研究发现，如将多个基本门组合产生 的逻辑功能由单个复合门来替换往往可以实现电路性能的提升。这些复合门可以根据其逻 辑功能，重新从晶体管级进行设计，运用多种设计方法，从而达到减小面积和改善功能的 目的。本论文重点研究了低功耗的复合门电路设计，并对其在现实环境下的性能进行了详 尽的阐述以及结果的对比分析。论文的研究工作主要包含了以下三个部分： 1. 对具有传统布尔逻辑（Traditional Boolean，TB）的复合逻辑门设计的讨论。针对目 前布尔逻辑大多只利用了基础单元的“与非”、“非”和“或非”等逻辑的单元电路来实 现大规模电路的设计，这样的设计虽然取用单元电路方便，但也存在取用的单元电路数量 多，面积大的缺陷。与传统的单元电路级联而成的基于 TB 逻辑复合门电路相比，基于晶体 管级设计的电路拥有更小的面积和功耗。 2. 具有 Reed-Muller（RM）逻辑的复合逻辑门单元电路的设计研究。针对现有 RM 逻 辑，如三输入“或/同或”，“异或/与”，在集成电路中以两个二输入门电路级联形式出现， 导致功耗大、延时长的不足，提出一种基于晶体管级复合逻辑门电路结构的设计方案。该 电路通过采用多轨结构、缩短传输路径，以及混合 CMOS 逻辑等设计方法，来克服原有电 路中单一逻辑和单轨结构信号路径长的不足，进而提高电路性能。在 55nm 的 CMOS 技术 工艺和 PTM 多种工艺下，经过 HSPICE 模拟和 Cadence 提取版图的后仿真，所设计的电路 具有正确的逻辑功能，相较于采用门电路级联而成的复合门电路，在不同负载、频率和 PVT 组合等情况下的延时、功耗和功耗延迟积(PDP)都得到了明显的改善。 3.电路性能的测试环境设置及测量方法。在一些电路的性能比较中，设计者给出的测试 方法往往并不能全面地反映电路的性能。本文在研究各电路的比较方式和方法后，提出给 出一种相对公平的电路测试参考方案。 关键词：低功耗， 复合逻辑门， RM 逻辑， 布尔逻辑， CMOS - I - 低功 低功耗复合逻辑门设计 The Design of Low-power Complex Logic Gate Abstract With the development of the CMOS integrated circuit, the increasing of the working frequency and the integrated density of IC leads the power consumption becomes the bottleneck in VLSI circuit design. During the IC design, the complex logic function of IC can be realized by calling the basic function units (gates). But research shows when some logic functions produced by the combination of basic gates replaced by complex gates which are designed on purpose using transistors, the performance of ICs can be improved such as area, delay, power and so on. This thesis focuses on the l