低功耗时域模数转换器的研究-微电子学与固体电子学专业论文.docx

摘要 摘要 I I 摘 要 传统电压域 ADC 实现高速高精度与先进 CMOS 工艺兼容性问题一直困扰着 学术界，本论文研究适用于纳米尺寸工艺的新型时域 ADC 架构，摆脱高线性度对 高增益运算放大器的依赖，探索低增益运算放大器实现高线性度电压时间转换电 路，提出借用流水线思想突破时间数字转换电路的低速低精度限制，最后基于 55nm CMOS 工艺设计 12 位 100MSPS 时域 ADC，并进行仿真验证架构的可行性。 论文首先介绍 ADC 基本架构和性能参数，分析传统电压域 ADC 架构在纳米 工艺下实现高速高精度的局限性，总结国内外新型 ADC 架构发展趋势，研究适用 于纳米尺寸工艺的时域 ADC 架构。 其次，阐述基于 MDAC 结构的电压时间转换电路工作原理，讨论运算放大器 和连续比较器的设计参数对转换电路输出时间脉宽信号性能的影响，模型验证低 增益运算放大器实现高线性度电压时间转换电路的可行性，将电压域信号转换到 时域信号以待在时域量化，从而突破纳米尺寸工艺不利于模拟电路设计的瓶颈。 然后，根据传统延迟线时间数字转换电路的缺陷，借用流水线思想搭建高性 能流水线时间数字转换电路架构，提高时域的量化能力，进一步，推导时域流水 线架构的时间脉宽传输函数，研究级间数字时间转换电路的核心模块，借用时间 寄存器来实现时域流水线架构异步量化，设计无需校正的脉宽序列时间放大器实 现高线性度的时间脉宽放大。 最后，基于 55nm CMOS 数字工艺设计 12 位 100MHz 时域 ADC 架构，电压 时间转换电路在电压域实现 2.5 位量化，输出 1 位符号位和时间脉宽信号，流水线 时间数字电路在时域实现三级 2.5 位量化，加上最后一级延迟线时间数字转换电路 的 3 位量化，从而实现 12 位时域 ADC。在采样频率为 100MHz 下仿真结果得 SFDR 为 75.6dB，SNDR 为 67.0dB，ENOB 为 10.8 位，FOM 值为 0.184pJ/conv.，结果验 证适用于纳米尺寸的新型时域流水线 ADC 架构能够有效避开高增益运算放大器实 现高精度性能指标。 关键词：时域流水线 ADC，电压时间转换电路，时间数字转换电路，时间放大器 AB ABSTRACT II II ABSTRACT As traditional high-speed high-precision voltage-domain ADC with advanced CMOS process compatibility problem, the new time-domain ADC architecture of this research achieves 12-bit 100-MSPS based on 55nm CMOS process domain by exploring the low-gain operational amplifiers to achieve high linearity voltage-to-time converter and borrowing pipelined ideology to breakthrough time-to-digital converter precision limits. Firstly, the basic architecture and performance parameters are introduced. By analyzing the traditional voltage-domain ADC limitations and basing on new ADC architecture trends, the time-domain ADC architecture applied to nanometer process is determined. Secondly, the voltage-to-time converter based on the structure of MDAC is designed and the impact of operational amplifiers and comparators for pulse signal output is discussed. Using the low gain operational amplifier to achieve high linearity, the voltage-to-time converter converts the voltage-domain signal to the time-domain signal to resolve the compatib