Avalon总线IP核的定制.docVIP

Avalon总线IP核的定制 简介 NIOS II是一个建立在FPGA上的嵌入式软核处理器，除了可以根据需要任意添加已经提供的外设外，用户还可以通过定制用户逻辑外设和定制用户指令来实现各种应用要求。这节我们就来研究如何定制基于Avalon总线的用户外设。 SOPC Builder提供了一个元件编辑器，通过这个元件编辑器我们就可以将我们自己写的逻辑封装成一个SOPC Builder元件了。下面，我们就以PWM实验为例，详细介绍一下定制基于Avalon总线的用户外设的过程。 我们要将的PWM是基于Avalon总线中的Avalon Memory Mapped Interface (Avalon-MM)，而Avalon总线还有其他类型的设备，比如Avalon Streaming Interface (Avalon-ST)、Avalon Memory Mapped Tristate Interface等等，在这里我就不详细叙述了，需要进一步了解的请参考ALTERA公司的《Avalon Interface Specifications》（mnl_avalon_spec.pdf）。 Avalon-MM接口是内存映射系统下的用于主从设备之间的读写的接口，下图就是一个基于Avalon-MM的主从设备系统。而我们这节需要做的就是下图高亮部分。他的地位与UART，RAM Controller等模块并驾齐驱的。 Avalon-MM接口有很多特点，其中最大的特点就是根据自己的需求自由选择信号线，不过里面还是有一些要求的。建议大家在看本文之前，先看一遍 《Avalon Interface Specifications》，这样就能对Avalon-MM接口有一个整体的了解。 下图为Avalon-MM外设的一个结构图， 理论的就说这些，下面我们举例来具体说明，让大家可以更好的理解。 构建HDL 我们这一节以PWM为例，所以首先，我们要构建一个符合Avalon-MM Slave接口规范的可以实现PWM功能的时序逻辑，在这里，我们利用Verilog语言来编写。在程序中会涉及到Avalon信号，在这里，我们说明一下这些信号（其中，方向以从设备为基准） HDL中的信号? Avalon信号类型? 宽度 方向 描述 clk clk 1 input 同步时钟信号 reset_n reset_n 1 input 复位信号，低电平有效 chipselect chipselect 1 input 片选信号 address address 2 input 2位地址，译码后确定寄存器offset write write 1 input 写使能信号 writedata writedata 32 input 32位写数据值 read read 1 input 读使能信号 byteenable byteenable 1 input 字节使能信号 readdata readdata 32 output 32位读数据值 此外，程序中还包括一个PWM_out信号，这个信号是PWM输出，不属于Avalon接口信号。 PWM内部还包括使能控制寄存器、周期设定寄存器以及占空比设置寄存器。设计中将各寄存器映射成Avalon Slave端口地址空间内一个单独的偏移地址。每个寄存器都可以进行读写访问，软件可以读回寄存器中的当前值。寄存器及偏移地址如下： 寄存器名 偏移量 访问属性 描述 clock_divide_reg 00 读/写 设定PWM输出周期的时钟数 duty_cycle_reg 01 读/写 设定一个周期内PWM输出低电平的始终个数 control_reg 10 读/写 使能和关闭PWM输出，为1时使能PWM输出 程序如下： module PWM( ????clk, ????reset_n, ????chipselect, ????address, ????write, ????writedata, ????read, ????byteenable, ????readdata, ????PWM_out); ? input clk; input reset_n; input chipselect; input [1:0]address; input write; input [31:0] writedata; input read; input [3:0] byteenable; output [31:0] readdata; output PWM_out; ? reg [31:0] clock_divide_reg; reg [31:0] duty_cycle_reg; reg control_reg; reg clock_divide_reg_selected; reg duty_cy