Verilog入门训练3—二一数据选择器.pdfVIP

实训2：数据选择器的FPGA 设计与实现 问题提出：数据选择器是一种可以从多个输入信号中选择一个信号作为输出的器件。最简单 的电路为二选一。使用Verilog 设计实现二选一数据选择器，使用软件仿真验证代码的正确 性，并使用FPGA 验证结果。 1. 逻辑抽象 假设A 、B 为输入，控制信号为S，输出为F。当S=0 时，F=A；当S=1 时，F=B。FPGA 实现时，使用3 个按键分别代表A 、B 和S，一个LED 灯代表F，利用不同的组合即可验 证代码的正确性。 2. 列出真值表 S A B F 0 X X A 1 X X B 得到：F=A S + BS A 0 0 0 S F 0 B 0 0 3. 使用Quartus 8.0 建立项目，建立过程和注意事项见前两周的实验指导，选择器件时随便 指定一个。这里的项目名称为 mux21。（切记项目保存路径和实验过程中新建的文件保 存路径都不要出现中文） 4. 项目建好后，新建Verilog 选择“File”—— “New”—— “Verilog HDL file ”。输入以下代码 保存verilog 文件，并命名为 mux21。上述方式为数据流描述方式。思考：为什么叫数据流 标书方式？ 5. 编译项目。“Processing”—— “Start Compilation” 6. 功能仿真 编译通过后，新建波形仿真文件：“File”—— “New”，选 择“Vector Waveform File ”，如 下 图所示： 在出现的编辑界面左侧右键，选择如下： 在“Insert Node or Bus”里选择“Node Finder…” 在弹出来的“Node Finder”中，首先在“Filter”中选择“Pins：Unassigned”，然后点击“list”， 在“Nodes Found”中会列出所有的引脚，第三步选择全部引脚（鼠标拉），点击“ ”，最 后点击“OK ”即可。在回到的“Insert Node or Bus”界面点击“OK ”。 这时候会看到所有的引脚会列出来，如下所示，四个输入默认为低电平，输出状态未知。 由实验原理可知，为了得到A 、B、S 三个信号不同的组合，设置A 为10ns 周期信号，B 为 20ns 周期信号，S 为40ns 周期信号。设置方法如下： 选择输入“A ”，点击右键，选择“Value ”—— “Clock ”。 在Clock 中设置周期为10ns。如下所示： 按设置完成后，如下所示： 保存波形文件，路径不要有中文！ 添加完激励信号后，选择“Processing ”— “Simulator Tool ”，在 “Simulation mode ”中选择 “Functional”，再点击“Generate Functional Simulat