VHDL设计初步教学课件PPT.pt.pptVIP

《数字电路与系统设计》EDA实验 VHDL设计初步 1 多路选择器的VHDL描述 1 多路选择器的VHDL描述 1 多路选择器的VHDL描述 1 多路选择器的VHDL描述 习 题 习 题 习 题 习 题 习 题 习 题 ARCHITECTURE behave OF cntm10 IS --结构体描述 BEGIN PROCESS (clk,rst) VARIABLE cqi :STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF(rst=‘1’) THEN cqi :=(others=’0’); --计数器复位（高有效） ELSIF (clk‘EVENT AND clk = ’1‘) THEN --检测时钟上升沿 IF (en=‘1’) THEN --检测是否允许计数（不完全条件语句） IF cqi 9 THEN cqi :=cqi+1; --允许计数，且计数9 ELSE cqi := (others=’0’); --计数状态=9，下一状态清零 END IF; END IF; END IF; IF cqi = 9 THEN co = ‘1’; --计数状态=9，输出进位信号 ELSE co =‘0’; END IF; qcnt = cqi; --将计数值输出到端口 END PROCESS; END behave; 10进制计数器时序波形仿真结果 （1） 变量 VARIABLE cqi : STD_LOGIC_VECTOR(3 DOWNTO 0) ； （2）省略赋值操作符 (OTHERS=X) SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0); ... d1 = (OTHERS=0)； a1 := (OTHERS=0) ； 相关语法说明 3.3 不同工作方式的时序电路设计 例3.3.2：设计一个带有并行输入置数，串行输出的移位寄存器。 library ieee; use ieee.std_logic_1164.all; ENTITY shifter IS --实体声明 PORT( clk, load : IN std_logic; din : IN std_logic_vector(7 downto 0); qb : OUT std_logic); END ENTITY shifter; ARCHITECTURE behave OF shifter IS --结构体描述 BEGIN PROCESS (clk,load) VARIABLE reg8 : std_logic_vector(7 downto 0); BEGIN IF clkEVENT AND clk = 1 THEN IF load=‘1’ THEN reg8 :=din; --由（LOAD=1）装载新数据 ELSE -- load=‘0’, 移位操作 reg8(6 downto 0) :=reg8 (7 downto 1); END IF; END IF; qb = reg8(0) ; -- 串行输出最低位 END PROCESS; END ARCHITECTURE behave; 移位寄存器时序波形仿真结果 3.4 1位二进制全加器的VHDL描述 1位二进制全加器引脚图 1位二进制全加器实现原理图 1位二进制半加器 3.4.1 半加器的VHD