数字电子技术(校对稿)教学,很不错。。.ppt

第一章 数字电路基础 1 数字电路的基本 数字电路，通常是组合数字IC构成的。而今天构成数字IC的主流是使用双极晶体管的TTL型IC以及使用MOS FET的CMOS型IC。 1.1 阀电平和H,L 实际的数字IC就是处理电压高或低这种二值状态的器件。如图所示，设置某电压如果信号电压比该电压高就为H,低就为L，而且完全忽视H和L范围内的信号电位的差异。 这样得到的信号在严格的意义上称为数字信号。另外，设定的电压值称为阀电平(threshold level)。 数字信号具有抗来自外部的干扰和不确定性的特性，也就是说具有耐噪声这一特点。即使带有某种程度的噪声，信息也不会丢失。如果模拟信号带有这样的噪声就不可能还原，就会丢失掉大量原来的信息。 阀电平的值并不是任意取的，而是取决于当时使用的数字电路的元件特性。在设计数字电路时，必须预先了解该值是多少。另外，阀电平在实际的元件中不是一个值，要具有某种幅度。现在设某元件的输出高电平约4.8V，低电平约0.2V，其阀电平为1.4~1.2V。 在传送该元件的输出信号后，作为输入信号传送给同样特性的元件时，高电平即使下降到1.4V，也作为高电平处理，低电平即使上升到1.2V，也作为低电平处理。也就是说，对于H有4.8V-1.4V=3.4V、对于L有1.2V-0.2V=1.0V的余地。 就是说，即使增加了噪声，若是在这个范围变动，高电平和低电平也完全可以分离。称这个范围为噪声容限。 例题1.1 试由阀电平为2.0V±0.1V,1.8V±0.15V，2.3V±0.1V，2.2V±0.2V，1.6V±0.05V的五个元件组成的数字电路。当高和低的输出电平分别为5V，0.2V时，高电平侧和低电平侧的噪声容限分别是多少？ 1.2 数字IC的实现 下面就如下的图片进行分析 现在，把输入都设为H，两个二极管也就都为截止，所以在晶体管的基极上有足够的电流，处于饱和状态，因而输出变为L。 如果输入的其中一个为L，那么其L侧的二极管就为导通，电流通过Rb从二极管流出。结果是晶体管的基极-发射极间的电位差几乎为0V，基极电流为零，晶体管就处于截止状态(OFF)。因而在这种情况下，输出是H。即使两个输入都是L也是同样的。 但是，这个电路实际应用时有不方便之处，就是输入H和L边界，即这个电路的阀电平与低电平相同，为0V。这是因为晶体管的基极-发射极间存在与二极管相同的正向电压下降，晶体管的基极有无电流的临界条件是输入电压为0V，也就是说，输入电压即使比0V稍高点，基极-发射极间的电位差也要比Vbe大，基极电流流动，晶体管为导通。 因为希望阀电平尽量处于高电平和低电平之间，所以必须要从0V开始提高电平。 要提高阀电平，只要提高使晶体管基极有电流的电压就可以。因此不能改变晶体管本身基极-发射极间的电压降，我们采用串联的接入两只二极管。 这样，如果使基极有电流流动，就必须施加二极管正向压降分量的高电压。也就是说等效地使晶体管基极电流开始流动的电压提高。一只二极管正向电压Vdf大体上是0.65V，因此阀电平约为1.3V。 电阻Rg有两个作用。没有电阻的电路，晶体管截止时，通过基极-集电极结，向基极流进的反向漏电流，由于输入侧被二极管封闭，没有了去向，最终就会从基极流经发射极。这个基极电流被扩大Hfe倍，成为集电极电流，使输出的高电平下降，这也是耐压下降的原因。这种电流称为发射极接地的基极开路集电极截止电流Iceo。 因为Vcc是5V耐压下降，并不是重大故障，但是高电平下降成为问题。如果高电平下降到阀电平以下，电路就会误操作，不能发挥电路功能。因此，在基极-发射极间接入电阻，漏电流就会通过电阻流入接地极，因此通过基极电流流通，就可以预防高电平低下。这个电阻的电压降不至使晶体管基极电压提高到使基极导通。例如，即使是10UA的漏电流，基极电压也仅仅上升0.05V，晶体管完全处于截止状态。 电阻的另一个作用是提高电路的工作速度。当输入都为H时，晶体管中的电流通过电阻Rb就可以畅通无阻，处于导通状态。因此，在基极-集电极结积存过剩电荷，呈饱和状态，同时确保晶体管导通的安全性。当输入的任何一方或者双方都急剧变为L，晶体管将由导通变为截止，因此要考虑输出由L变化到H的情况。这是，流入基极的电流为0mA。 但在基极-集电极结积存的电荷Q直到没有为止，晶体管都将保持导通状态。也就是说，只要电荷不被集电极电流完全消耗掉，晶体管就不会处于截止状态。因此，虽然输入为L之后，输出就为H，但是会增加相应的滞后。如果基极接入电阻，基极就会由这个电阻接地，即使基极输入侧的二极管处于截止，积存于基极-集电极结的电荷也可以直接从基极放电。 设积存的过剩电荷为Q，并在ts时间内消失，那么放电电流的平均值为Idis=Q/ts 这个电流Idis在无电阻的