课件：仿真与逻辑综合.pptVIP

电路的总延时： 总延时 = 固有延时 + 负载延时 + 引线延时 + 输入级波形延时 固有延时，即惯性延时--不带任何负载的门延时 负载延时—驱动输出时因负载电容所产生的附加延时； 引线延时—信号在引线上传送的延时，它和单元的物理特征有关； 输入级波形斜度延时—由于输入波形不够陡所引起的延时。 逻辑综合的基本步骤： RTL描述至未优化的布尔描述的转换：该过程不受用户控制，由逻辑综合工具转换成中间结果。 布尔优化描述：采用大量算法和规则，先进行展平设计，将非优化的布尔描述转换到最低级描述，再优化这种描述，最后再用公共项去简化逻辑，减少门的个数。 门级映射：该映射过程取出经优化后的布尔描述，并利用从工艺库中得到的逻辑和定时上的信息去做网表，网表是对用户所提出的面积和速度目标的一种体现。 展平过程实际上就是将所有的逻辑关系都转换成简单的AND和OR的表达式，消去中间项。优点：级数少速度快。隐含缺点：如果所带负载多，延时增加，速度慢，没有共享项，占用面积大。存在难于展平的电路。 提取公因素：使输入输出之间的逻辑级数增加，延时增加，设计面积小。 布尔优化描述 膝关节周围滑膜囊的分布 第八章 仿真与逻辑综合 8.1 系统仿真及可测试设计 系统仿真的重要性： 项目成功的关键，仿真时间占整个设计的90%。 在逻辑综合和布线之前对VHDL模型的逻辑功能进行仿真，可提高效率。 仿真的手段: 软硬件