DSP课件第二章TMS30LF240x硬件结构.pptVIP

第2章  TMS320LF240x硬件结构 2.1.1 CPU 先进的多总线结构。 32位中央算术逻辑运算单元（CALU）。 16位×16位的硬件乘法器（MUL）。 32位累加器（ACC）。 输入与输出定标寄存器。 乘积定标移位器。 64 K字程序存储器、64 K字数据存储器以及64 K字I/O空间。 2.1.3 指令系统 累加器、算术和逻辑运算指令。 辅助寄存器和数据页面指针指令。 TREG、PREG和乘法指令。 转移指令。 控制指令。 I/O和存储器操作指令。 2.1.4 片内外设 看门狗（WD）定时器模块。 数字输入输出（I/O）模块。 事件管理器（EV）模块。 模数转换器（ADC）模块。 串行通讯接口（SCI）模块。 串行外设接口（SPI）模块。 CAN控制器模块。 采用高性能静态CMOS技术，供电电压为3.3V。 可用IDLE指令进入低功耗模式。 具有符合IEEEll49.1标准的在片仿真接口（JTAG）。 2.1.7 速度 2.2 TMS320LF240x的总线结构 PAB —程序地址总线：提供访问程序存储区的地址。 DRAB —数据读地址总线：提供从数据存储器读取数据的地 址。 DWAB —数据写地址总线：提供写数据存储器的地址。 PRDB —程序读总线：它载有从程序存储器读取的指令代码 及表格信息等，并送到CPU。 DRDB —数据读总线：它将数据从数据存储器载送到中央算 术逻辑单元（CALU）和辅助寄存器单元（ARAU）。 DWEB —数据写总线：它将数据送至程序存储器和数据存储 器。 采用各自独立的数据地址总线分别用于数据读DBAB和数据写DWAB，因此，CPU的读写可在一个周期内进行。 独立的程序空间和数据空间允许CPU同时访问指令和数据。 2.3.1内部结构框图 TMS320LF240x系列芯片是16位定点DSP，采用哈佛结构，其程序和数据存储器分别独立且有各自的总线结构。芯片内部由3部分组成：中央处理单元（CPU）、存储器及片内外设。 CPU的基本组成包括： 32位中央算术逻辑运算单元（CALU）； 32位累加器（ACC）；输入与输出数据比例移位器； 16位×16位的乘法器（MUL）以及乘积比例移位器。 2.3.2输入比例部分 功能：将来自存储器的16位数据左移0~16位送往中央算术逻辑单元（CALU）。 移位方法：左移后没有使用的低位LSB填0，高位MSB填0或用符号扩展，取决于状态寄存器ST1的符号扩展模式位SXM（D10）。 SXM=0 填0 SXM=1 符号扩展 2.3.3乘法部分 2.3.4中央算术逻辑部分 中央算术逻辑单元 功能：进行各种算术逻辑运算，包括16位加、减、布尔逻辑操作、位测试、移动和循环。 特点：大部分运算只需一个时钟周期 累加器 功能：存放CALU的操作结果，并可对其进行单比特移动或循环。将结果输出到中央算术逻辑单元（CALU）或输出到数据比例移位器。 与累加器有关的状态位有： 进位标志位（C）：位于ST0第9位 加到累加器或从累加器减 当C=0，减结果产生借位或加结果未产生进位时 当C=1，减结果未产生借位或加结果产生进位时 将累加器数值移1位或循环移1位 在左移或循环左移时，累加器的最高有效位被送到C；在右移或循环右移时，累加器的最低有效位被送到C。 溢出方式位（OVM） ：位于ST0第11位 当累加器处于溢出方式（0VM=1）并且有溢出发生时，若为正溢出，累加器被填充以最大正数7FFF FFFFh;若为负溢出，累加器被填充以最大负数8000 0000h。OVM=0时，累加器中的结果正常溢出。 3. 溢出标志位（OV）：位于ST0第12位 当未检测到累加器溢出时，OV=0，未被锁存；当溢出发生时， OV=1且被锁存。 2.3.5辅助寄存器算术单元（ARAU） 寻址功能 用指令把0~7写入辅助寄存器指针ARP，即选择了一个辅助寄存器。ARP所指的寄存器称当前辅助寄存器。 处理一条指令时，当前AR的内容用做访问数据存储器的地址。若指令是读数据，ARAU把该地址送到DRAB；若指令是写数据，ARAU把该地址送到DRAB，指令执行完后，当前AR的内容可通过ARAU进行无符号运算，即增量或减量。 运算功能 将辅助寄存器的值加1或减1。 将AR0的内容与当前AR的内容比较，结果影响TC位ST1的测试/控制位。 辅助寄存器可用做暂存单元或软件计数器。 2.3.6状态寄存器ST0和ST1 16位寄存器，含有状态位和控制位。 可对寄存器ST0和ST1读和写操作。 用LST指令可对ST0、ST